[发明专利]一种支持变形基16FFT算法并行访存的地址转换单元

说明书

本发明公开了一种支持变形基16FFT算法并行访存的地址转换单元，包括16个相同的地址转换电路，每个所述地址转换电路均由一个三输入异或门和三个二输入异或门组成，用以实现该路运算访存或结果输出对原来按存储体低位地址编址的访存地址的变换。本发明具有实现方法简单、硬件开销小等优点。

技术领域

本发明主要涉及到FFT处理器领域，特指一种适用于高吞吐率专用FFT处理器的支持变形基16FFT算法并行访存的地址转换单元。

背景技术

目前，IEEE为促进无线通讯领域的发展，订立了多种标准，比如IEEE 802.11a/g/n、802.15.3c、IEEE 802.16e和IEEE 802.16e等标准。随着应用的发展，无线通讯领域对FFT处理器的实时性和处理速度提出了越来越高的要求。如针对高速无线个人局域网(WPANs，high-rate Wireless Personal Area Networks)设计的802.15.3c标准，要求512点的FFT运算时间不大于222.2纳秒，如果对采样频率为2.592GHz的512点数据进行FFT运算，假设FFT处理器处理时钟为采样频率的八分之一，则FFT处理器完成512点数据的运算最多只有72个时钟周期，这对处理器的设计实现带来了极大的挑战。基2、基4等低基FFT算法需要大量并行的基2或基4蝶形运算单元，但运算吞吐率比高基FFT运算低，难以满足性能要求。因此在高性能专用FFT处理器中，常常使用高基FFT运算。基16FFT算法能在不增加硬件实现代价的基础上，获得较高的FFT运算吞吐率，得到了广泛的应用。

变形基16FFT算法原理如下：

k＝0，1，…，N-1 (1)

其中x(n)和X(k)分别为DFT序列的输入和输出，N＝512。假设n＝32n₁+n₂，k＝k₁+16*k₂，n₁，k₁＝[0:15]；n₂，k₂＝[0:31]. (2)

将(2)带入式子(1)中，得式(3)：

令n₁＝4m₁+m₂，k₁＝t₁+4t₂，m₁，m₂，t₁，t₂＝[0:3]，得式(4)：

这里表示第一级的第n₂个基16碟形运算操作的第k₁个输出。表示基16FFT算法分解成为基4FFT算法的第一子级的第m₂个基4FFT运算的第t₁个输出；表示第二子级的第t₁个基4FFT运算的第t₂个输出。这种基16FFT算法的变形可以利用简单的基4碟形运算单元(PE)为基础进行运算，单路变形基16FFT运算单元中包含一个基4蝶形运算单元，需要四个双端口存储体提供运算的访存带宽。为了提高FFT处理器的性能，专用FFT处理器采用多路PE单元并行操作以提高吞吐率和运算性能。

针对512点专用FFT处理器，需要4路变形基16FFT运算单元，因此运算访存需要的存储器共由16个存储体构成。在基于存储结构的FFT处理器中，需要使用两组这样的存储器，I/O和数据运算通过交换开关实现对这两组存储器的并行连续访问。数据运算时需要读取即将运算的操作数并同时按原位存储上次数据运算结果，因此存储体需要支持读、写双端口访问。如果经过合理的数据安排，变形基16FFT算法就可在第二级蝶形运算完成后，直接进行基2FFT运算，这样数据就不用存入存储体后再取出进行基2FFT运算，这相当于节省了一级蝶形运算，缩短了运算时间。这种基于存储架构的FFT处理器具有占用面积小，功耗低的优点。