[发明专利]一种高速背板总线通讯控制装置及方法

权利要求书

1.一种高速背板总线通讯控制装置，其特征在于：包括高速总线背板，所述高速总线背板上连接有若干个高速通讯总线模件，所述高速通讯总线模件包括CPU处理器、可编程逻辑控制器、第一M-LVDS接口、第二M-LVDS接口、第一热插拔控制电路和第二热插拔控制电路，其中：可编程逻辑控制器包括发送模块、发送双端口RAM、发送CRC校验模块、并转串模块、串转并模块、接收CRC校验模块、接收双端口RAM和接收模块；所述CPU处理器依次连接发送模块、发送双端口RAM、并转串模块、第一M-LVDS接口和第一热插拔控制电路，所述发送双端口RAM和并转串模块之间还连接有发送CRC校验模块；所述第二热插拔控制电路依次连接第二M-LVDS接口、串转并模块、接收双端口RAM、接收模块和CPU处理器，所述串转并模块和接收双端口RAM之间还连接有接收CRC校验模块；

所述第一M-LVDS接口电路将可编程控制器内的并转串模块发送的数字信号转换为低压差分信号，发送至高速总线背板的总线上；第二M-LVDS接口电路将高速总线背板上的低压差分信号，转换为可供可编程逻辑控制器识别的数字信号。

2.根据权利要求1所述的高速背板总线通讯控制方法，其特征在于：所述CPU处理器把需要发送的数据通过发送模块写入到发送缓冲区的发送双端口RAM中，发送CRC校验模块根据发送内容和发送长度计算校验码并作为报文发给并串转换模块，并串转换模块把发送双端口RAM中的并行数据转换为串行信号，发送给外部的第一M-LVDS接口，转换成低压差分物理信号送至高速背板总线上；接收过程则相反，串并转换模块将第二M-LVDS接口接收到的串行数字信号转换为并行信号，接收CRC校验模块验证报文的正确性，报文无误后把其放入接收缓冲区，即接收数据的接收双端口RAM中。

3.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述可编程逻辑控制器内设置有接收缓冲区和发送缓冲区，缓冲区为高速双端口RAM，CPU处理器通过LocalBUS总线写入或读取缓冲区内的数据，其时钟频率的最高值为100MHz，数据位宽为32位。

4.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述CPU处理器的内部逻辑接口信号用来实现CPU处理器写入或读取总线控制器的双端口RAM的数据，同时提供必要的时钟信号给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号，同时还包括控制信号。

5.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述内部逻辑接口信号提供的时钟信号为100M或12.5M给可编程逻辑控制器作为读写时钟信号及发送串行数据的参考时钟信号。

6.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：所述并串转换模块把发送双端口RAM中的并行数据按照100MHz的时钟频率转换为串行信号。

7.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：上电后高速通讯总线模件中的双端口RAM、中断及全局变量进行初始化，根据拨码地址判断自身是通讯主站还是通讯从站，然后进入通讯主站程序或从站程序；

通讯主站的工作流程，主站要发送数据时，首先检测总线是否空闲，如果总线空闲，即进行发送初始化工作，向从站发送数据信息，并进行发送计数，直到所有数据包全部发送完毕，释放总线，主站发送结束后时，处于接收状态，接收从站上送的数据。

8.根据权利要求2所述的高速背板总线通讯控制方法，其特征在于：通讯从站的工作流程，模件初始化结束之后，总线处于接收状态，一旦总线上有数据报文，并对报文中的地址、标识、校验的信息的判断，如果是该从站的报文且报文无误，则将该报文放入改从站的接收缓冲区中，通知CPU处理器进行读取。