[发明专利]信号驱动器摆率控制

说明书

本发明涉及信号驱动器摆率控制，一种装置包括第一电路和第二电路。第一电路可以被配置为(i)生成多个延迟信号，每个延迟信号作为基于控制信号被时移相应延迟的序列的输入信号的拷贝以及(ii)基于输入信号和多个延迟信号在相应延迟的序列中的每个延迟期间，改变处于活动的驱动信号的数量以控制输出信号的摆率。第二电路可以被配置为响应于驱动信号来驱动输出信号。

技术领域

本申请一般涉及存储器，并且更具体地，涉及用于实现信号驱动器摆率控制的方法和/或装置。

背景技术

随机存取存储器(RAM)为计算设备提供快速、有成本效益的易失性存储。联合电子设备工程会议(JEDEC)为存储设备提供存储器标准。DDR4 SDRAM(第四代双倍数据率同步动态随机存取存储器)提供了更高的模块密度、更低的电压规格以及更高的数据率传输速度。DDR4 LRDIMM(低负载双列直插式存储模块)技术使用分布式缓冲的方法来实现当扩展到更高的容量和数据率传输速度时的存储器带宽效率。

随着DDR存储器接口的进步，目前DDR4存储器以高达3.2千兆位每秒的数据率操作。在这样的数据率，完整性和时序变得更具有挑战和困难。随着速度更高，驱动器切换更频繁，上升/下降沿变得更尖锐并且引入更大的开关电流。开关电流引起功耗，并且引入功率噪声，其引起抖动、通过电源线寄生电阻和封装/印刷电路板寄生电感的占空比恶化。

期望实现信号驱动器摆率控制。

发明内容

本发明涉及具有第一电路和第二电路的装置。第一电路可以被配置为(i)生成多个延迟信号，每个延迟信号作为基于控制信号时移相应延迟序列的输入信号的拷贝以及(ii)基于输入信号和多个延迟信号在相应延迟序列中的每个延迟期间，改变处于活动的驱动信号的数量以控制输出信号的摆率。第二电路可以被配置为响应于驱动信号来驱动输出信号。

附图说明

从以下详细的描述和所附的权利要求以及附图，本发明的实施例将变得是清楚的，其中：

图1是示出示例实施例的图示；

图2是示出存储器模块的框图；

图3是驱动器电路的框图；

图4是信号波形的图示；

图5是修整块的示例实现的框图；

图6是环形振荡器频率和摆率之间的关系的图示；

图7是相加块的框图；

图8是用于驱动器电路的命令/地址实现的信号波形的图示；

图9是时钟驱动器电路的框图；

图10是当每个延迟可调时相对于输入信号的输出信号的图示；

图11是用于驱动器电路的时钟实现的信号波形的图示。

具体实施方式

本发明的实施例包括提供用于信号驱动器摆率控制的方法和/或装置，其可以(i)对制造工艺参数不敏感，(ii)消耗低功耗，(iii)提高信号完整性，(iv)根据负载标准提供在不同摆率中的选择，(v)提供摆率修整和/或(vi)在集成电路内实现。

本发明的各种实施例可以提供输出信号的低功率、摆率控制的驱动器。一些实施例可以为DDR4存储器接口提供摆率不敏感延迟。一般由减小驱动器开关电流来实现低功率。为了获得提高的信号完整性性能，可以在摆率修整后根据不同DIMM负载选择不同的摆率值。摆率修整一般使得摆率对驱动器电路的制造工艺不敏感。由于更慢的摆率以及减少的符号间干扰，一个结果可以是减少的反射。