[发明专利]形成半导体装置的电阻结构的方法

说明书

本申请是申请号为201080026114.3,申请日为2010年05月07日， 发明名称为“包含金属栅极与形成于绝缘结构上的含硅电阻器的半导 体装置”的中国专利申请的分案申请。

技术领域

本揭示内容大体有关于集成电路的制造领域，且更特别的是，有 关于复杂集成电路中形成于隔离结构上方的电阻器。

背景技术

在现代的集成电路中，在单一芯片区上形成极多个别的电路组件， 例如形式为CMOS、NMOS、PMOS组件的场效应晶体管、电阻器、电容器 及其类似者。通常这些组件的特征尺寸随着每一个新电路世代的引进 而稳定地减小以提供在速度及/或耗电量方面有高效能的现有集成电 路。减小晶体管的尺寸为稳定地改善复杂集成电路(例如，CPU)之装置 效能的重要态样。减小尺寸一般可提高切换速度，从而增强讯号的处 理效能。

除了大量的晶体管组件以外，通常会依照基本电路布局的要求， 在集成电路中形成多个被动电路组件，例如电容器及电阻器。由于电 路组件减小尺寸，不仅可改善个别晶体管组件的效能，也可显着提高 它们的封装密度(packingdensity)，从而提供将功能并入给定芯片区 的可能性。因此之故，已开发出高度复杂的电路，这些可包括不同种 类的电路，例如类比电路、数字电路及其类似者，从而在单芯片(SOC) 上可提供整个系统。

尽管晶体管组件为高度复杂集成电路中的主要电路组件以及实质 决定这些装置的整体效能，然而仍需要其它的组件，例如电容器及电 阻器，其中相对于晶体管组件的缩放，也必须调整这些被动电路组件 的尺寸以免消耗过多有用的芯片区。此外，为了满足根据基本电路设 计所紧密设定之容限(margin)，可能必须以高精确度设置该等被动组 件(如电阻器)。例如，即使于实质上为数字之电路设计中，也可能必 须将对应之电阻值设置于紧密设定之容忍范围内，以便避免过度地造 成运作不稳定及/或加强讯号传递延迟(signalpropagationdelay)。 例如，于精密的应用中，电阻器经常以“集成化多晶硅(integrated polysilicon)”电阻器之形式设置，多晶硅电阻器可形成于隔离结构 上方，以便得到所欲之电阻值，而不会造成显着的寄生电容(parasitic capacitance)，如于可形成于主动半导体中之“埋入式”电阻结构之 情形中可能会发生者。因此，典型的多晶硅电阻器可能需要沉积基本 的多晶硅材料，该多晶硅材料的沉积经常可与用于晶体管组件之多晶 硅栅极电极材料的沉积结合。于该栅极电极结构之图案化期间，也可 形成这些电阻器，而这些电阻器之尺寸可能明显地取决于该多晶硅材 料之基本比电阻值(basicspecificresistancevalue)以及后续之掺 杂物材料之类型及浓度，其中，该掺杂物可能经混入该电阻器以调整 电阻值。通常由于经掺杂的多晶硅材料之电阻值可能为掺杂物浓度之 非线性函数，因而通常需要特定的注入制程，而与其它任何用于调整 晶体管之栅极电极之多晶硅材料特性之注入程序无关，可能因此造成 中高复杂度之制造程序。

此外，持续缩减复杂集成电路之特征尺寸已造成场效晶应体管之 栅极长度约为50纳米或更短。场效应晶体管(不论是N型沟道晶体管 或者P型沟道晶体管)通常包括所谓的“PN结(PNjunction)”，该 PN结由高度掺杂区(被称为“漏极”及“源极”区)与邻近高度掺杂区 的轻度掺杂或无掺杂区(被称为“沟道”区)的接口所形成。于场效应 晶体管中，该沟道区的导电率(conductivity)(亦即，该导电沟道之电 流驱动能力)受控于形成于该沟道区附近以及用薄绝缘层与该沟道区 分隔开的栅极电极。该沟道区的导电率(在因施加适当控制电压于该栅 极电极而形成导电沟道之后)取决于漏极及源极区的掺杂物浓度、电荷 载体的迁移率，而对于给定之晶体管宽度而言，该沟道区的导电率亦 取决于该源极区与该漏极区之间的距离(也称为“沟道长度”)。