[发明专利]一种支持多路时钟的无毛刺切换电路

说明书

本发明提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log₂ N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多时钟互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。

技术领域

本发明属于集成电路可靠性领域，涉及无毛刺的时钟切换电路，具体涉及一种支持多路时钟的无毛刺切换电路。

背景技术

为了实现功耗的智能化管理，时钟切换电路在当代复杂片上系统(System onChip，简称SOC)中必不可少。基于时钟切换电路的支持，可以根据工作负载调整SOC中某模块或者子系统的工作频率，从而智能化的降低功耗。如以太网MAC支持10/100/1000M的通信速率，基于不同的通信速率，动态地改变MAC的时钟频率可以最大程度上降低芯片功耗。另外，为了使SOC工作模式更加灵活和丰富，电路也应支持不同频率时钟的切换。

专利“一种时钟切换电路”(ZL200710098961.0)、“一种时钟切换电路”(ZL200810067535.5)、“时钟切换电路”(ZL200810068164.2)及“一种时钟切换方法及时钟切换装置”(ZL201010560049.4)等均公开了无毛刺的时钟切换方案，但是上述各种方案仅支持两个时钟的动态切换。

专利“一种时钟切换装置”(ZL201410310730.1)提出了一种支持多路时钟的无毛刺切换方案，但是该方案仅仅允许时钟频率从高到低或者从低到高的依次切换，不支持跳跃式的时钟切换。

现有技术中的无毛刺时钟切换方案，由于无法避免信号不定态和噪声等对电路的影响，都存在不支持多路时钟的跳跃式无毛刺切换的问题。

发明内容

针对现有技术中存在的问题，本发明提供一种支持多路时钟的无毛刺切换电路，能够避免信号不定态和噪声等对电路的影响，实现多路时钟的跳跃式无毛刺切换。

本发明是通过以下技术方案来实现：

一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；寄存器根据系统时钟clk_sys对输入进行采样；输入的时钟切换请求clk_s_req连接至寄存器的D端和与门的一个输入端；寄存器Q端的输出取反后连接与门的另一个输入端；输入的系统时钟clk_sys分别连接至寄存器和寄存器组的clk端；输入的N路时钟输入连接至多时钟互锁电路中的无毛刺时钟管理电路，其中N为正整数；输入的异步复位信号连接至该电路内所有的寄存器复位端；输入的时钟选择信号clk_sel输入至第一选择器的一个输入端；与门的输出端连接至第一选择器的控制端；第一选择器的输出端连接寄存器组的D端，寄存器组的Q端分别连接第一选择器的另一输入端和译码电路的输入端；译码电路输出的N位译码结果clk_pre_en传递给多时钟互锁电路；多时钟互锁电路根据N路时钟输入和N位译码结果，将N位时钟信号、监测结果CR和N位关断标志信号clk_gate_s输出至时钟选择器；待监测结果CR为高电平时，时钟选择器据N位关断标志信号clk_gate_s和N位时钟信号的一一对应关系，将N位关断标志信号clk_gate_s内部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出CLK_O。

优选的，还包括去噪电路，去噪电路对时钟切换请求clk_s_req进行滤波和同步处理后将其输出连接至寄存器的D端和与门的输入端；去噪电路的输入端还连接系统时钟clk_sys。