[发明专利]像素驱动电路、显示基板和显示装置

说明书

技术领域

本发明涉及显示技术领域，具体而言，涉及一种像素驱动电路、一种显示基板和一种显示装置。

背景技术

GOA(Gate on Array)技术可以有效提高像素驱动电路的集成度，其中一种像素驱动电路通过信号输出晶体管输出时钟信号，该信号输出晶体管的源极连接时钟信号端，当栅极输入高电平时，能够通过漏极将时钟信号导出。也即在正常工作状态下，当信号输出晶体管的栅极输入高电平时，可将信号输出晶体管开启，从而将时钟信号由漏极输出。

但是在信号输出晶体管的栅极输入低电平时，由于像素驱动电路中耦合电容的存在，时钟信号端的高电平信号会对信号输出晶体管的栅极造成影响，在信号输出晶体管的栅极形成耦合电压。特别是在高温工作条件下，信号输出晶体管的Vth(阈值电压)会发生漂移，使得信号输出晶体管在栅极电压较小时即可开启，导致信号输出晶体管的栅极受到时钟信号高电平的影响更严重，从而在信号输出晶体管的栅极输如低电平的阶段，出现高温AD(Abnormal Display，显示不良)。

发明内容

本发明所要解决的技术问题是，降低时钟信号端高电平产生的耦合电压对信号输出晶体管的影响。

为此目的，本发明提出了一种像素驱动电路，包括：

信号输出晶体管和其他晶体管，所述信号输出晶体管源极的宽度小于所述其他晶体管源极的宽度，所述信号输出晶体管漏极的宽度大于所述其他晶体管漏极的宽度。

优选地，所述信号输出晶体管包括N个子晶体管，第n个子晶体管漏极的一端与第n-1个子晶体管漏极相连，另一端与第n+1个子晶体管漏极相连，1<n<N。

优选地，所述N个子晶体管中至少一个子晶体管的源极宽度小于所述其他晶体管的源极宽度，漏极的宽度大于所述其他晶体管漏极的宽度。

优选地，所述N个子晶体管中每个子晶体管的源极宽度小于所述其他晶体管的源极宽度，漏极的宽度大于所述其他晶体管漏极的宽度。

优选地，所述信号输出晶体管的宽度和其他晶体管的宽度相等，所述信号输出晶体管的长度与其他晶体管的长度相等。

优选地，所述信号输出晶体管的源极宽度比所述其他晶体管的源极宽度小0.3至0.5微米。

优选地，所述信号输出晶体管漏极的宽度比所述其他晶体管漏极的宽度大0.3至0.5微米。

优选地，上述电路还包括：第一信号输入端、第二信号输入端、第一时钟输入端、第二时钟输入端、重置输入端以及输出端，

第一晶体管，栅极和源极连接至第一信号输入端，漏极连接至所述信号输出晶体管的栅极；

第二晶体管，栅极连接至第二时钟输入端，源极连接至第一信号输入端，漏极连接至所述信号输出晶体管的栅极；

第三晶体管，栅极和源极连接至第二时钟输入端，漏极连接至第七晶体管的源极；

第四晶体管，栅极连接至第三晶体管的漏极，源极连接至第二时钟输入端，漏极连接至第八晶体管的源极；

第五晶体管，栅极连接至重置输入端，源极连接至所述信号输出晶体管的栅极，漏极连接至第二信号输入端；

第六晶体管，栅极连接至第八晶体管的源极，源极连接至所述信号输出晶体管的栅极，栅极连接至第二信号输入端；

第七晶体管，栅极连接至所述信号输出晶体管的栅极，漏极连接至第二信号输入端；

第八晶体管，栅极连接至所述信号输出晶体管的栅极，漏极连接至第二信号输入端；

第九晶体管，栅极连接至第二时钟输入端，源极连接至输出端，漏极连接至第二信号输入端；

第十晶体管，栅极连接至第八晶体管的源极，源极连接至输出端，漏极连接至第二信号输入端；

第十一晶体管，栅极连接至重置信号端，源极连接至输出端，漏极连接至第二信号输入端；

第一时钟输入端连接至所述信号输出晶体管的源极。

本发明还提出一种显示基板，包括上述任一项所述的像素驱动电路。

本发明还提出了一种显示装置，包括上述显示基板。

根据上述技术方案，通过缩小信号输出晶体管的源极宽度，可以降低源极与栅极的正对面积，从而降低信号输出晶体管的栅源电容Cgs。另一方面通过增大信号输出晶体管的漏极宽度，从而提高信号输出晶体管的栅漏电容Cgd，进而使得耦合电压降低。避免了在信号输出晶体管的栅极产生较大的耦合电压，改善了信号输出晶体管的高温AD问题。

附图说明