[发明专利]具有嵌入式电介质间隔的纳米线晶体管

说明书

纳米线晶体管包括用来使栅极电极与晶体管的源极和漏极区分离的嵌入式电介质间隔。嵌入式间隔设置在通道的内部侧壁内，栅极电极通过该通道包围半导体丝。这些嵌入式间隔的存在可以显著降低边缘电容，特别是当晶体管中的线/带/丝的数目增加且内部栅极电极通道的数目增加时。在一些有利实施例中，在外部表面变成嵌入晶体管中之前通过包封那些表面来制造嵌入式电介质间隔。

背景技术

集成电路(IC)中采用的晶体管在规模上继续扩大。在finFET现在成为针对最先进的CMOS IC的选取的晶体管架构的情况下，下一代晶体管架构可以采用栅极全包围(GAA)架构(也被称为纳米线/纳米带晶体管)以实现沟道长度的进一步减小（例如对于CMOS 10nm技术节点以及以上）。

在finFET中，栅极电极捆绑在半导体鳍（fin）上。然而，在纳米线晶体管中，栅极电极形成完全围绕半导体丝或纳米线的带，其具有比典型finFET小得多的载流横截面。因此，许多纳米线架构由于与源极/漏极重叠的栅极的增加而不幸地遭受高的边缘电容。这种寄生效应的增加会对晶体管性能产生不利的影响。

因此，具有将相对较少受到边缘电容影响的架构的纳米线晶体管以及制造此类晶体管的技术是有利的。

附图说明

在附图中通过示例的方式并且不通过限制来图示本文中描述的材料。为了简单且清楚地图示，在图中图示的元件不一定按照比例来绘制。例如，为了清楚起见，某些元件的尺寸可以相对于其他元件夸大。进一步地，在适当考虑的情况下，已经在各图之间重复参考标记以指示对应或相似的元件。在图中：

图1A是根据一些实施例的包括嵌入式电介质间隔的纳米线晶体管的等距视图;

图1B是根据一些实施例的在图1A中图示的纳米线晶体管的等距截面视图;

图2和3是根据一些实施例的图示用于制造包括嵌入式电介质间隔的纳米线晶体管的方法的流程图；

图4、5、6、7、8A、8B、9A、9B、10、11、12和13是根据一些实施例的演变为图3中图示的方法中的各个操作的纳米线晶体管结构的等距截面视图；

图14是根据实施例的图示移动计算平台和采用包括嵌入式电介质间隔的纳米线晶体管的数据服务器机器的示意图；以及

图15是根据一些实施例的图示电子计算设备的功能框图。

具体实施方式

参考所附的图来描述一个或多个实施例。尽管详细描绘并讨论了具体配置和布置，但是应该理解这样做仅为了说明性目的。相关领域中的技术人员将会认识到在不偏离该描述的精神和范围的情况下其他配置和布置是可能的。相关领域中的技术人员将会认识到，可以在除了本文中详细描述的那些之外的各种各样的其他系统和应用中采用本文中描述的技术和/或布置。

在下面的详细描述中，对形成其一部分并且说明示例性实施例的附图进行参考。此外，要理解，可以利用其他实施例并且可以在不偏离所要求保护的主题的范围的情况下做出结构和/或逻辑变化。还应该指出，方向和参考（例如上、下、顶、底等等）可仅仅被用来促进绘图中特征的描述。因此，不要以限制的意义来理解下面的详细描述，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。

在下面的描述中，阐述许多细节，然而，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实行本实施例。在某些情况下，以框图形式而不是详细地示出公知的方法和设备，以避免使实施例的特征模糊。遍及该说明书对“实施例”或“一个实施例”的参考意指结合该实施例所述的特定特征、结构、功能或特性被包括在至少一个实施例中。因此，在遍及该说明书的各个地方中的短语“在实施例中”或“在一个实施例中”的出现不一定指代同一实施例。此外，该特定特征、结构、功能或特性可以以任何适当的方式组合在一个或多个实施例中。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性没有互相排斥的任何情况下，第一实施例可与第二实施例组合。