[发明专利]极化码的编译码方法及其装置

说明书

本发明实施例提供一种极化码的编译码方法及其装置。极化码的译码方法，包括：接收码字，所述码字包含接收比特和冻结比特；从所述码字中提取接收比特，并对所述接收比特按照在码字中的位置顺序划分成M组接收比特，其中，各组接收比特均包含循环冗余校验码CRC校验比特，M为大于等于2的整数；对所述M组接收比特进行SCL译码处理，并将M组接收比特对应的最终译码结果与冻结比特进行组合并输出；其中，所述译码处理包括：对第m‑1组接收比特进行L条路径的SCL译码处理，并对各L条路径的译码结果分别与第1至第m‑2组接收比特的最终译码结果一同进行CRC校验，若L条路径的译码结果中存在能够通过CRC校验的路径，则开始对第m组接收比特进行SCL译码处理；否则对L翻倍，并从第1组开始重新进行SCL译码处理，直到L达到路径数上限L_max且m达到M。

技术领域

本发明涉及通信技术，尤其涉及一种极化码的编译码方法及其装置。

背景技术

前向纠错(Forward Error Correction，以下简称：FEC)技术是通信系统的一个关键技术，可以通过牺牲一定的传输带宽来大幅提升系统性能。

极化码(以下简称：Polar码)是FEC技术的一种，是由Erdal Arikan于2007年提出的一种信道编码方法，在二进制离散无记忆信道(Binary Discrete Memoryless Channel，以下简称：BDMC)下，这种编码方法理论上可以达到香农极限，并且具有较低的编译码复杂度。连续删除(Successive Cancellation，以下简称：SC)译码算法是针对于Polar码最常见的译码算法。但针对中长码，SC译码性能并不理想。为解决这一问题，现有技术在SC译码算法基础上，提出了序列连续删除(SC List，以下简称：SCL)+循环冗余校验码(CyclicRedundancy Check，以下简称：CRC)译码算法。SCL+CRC算法是在每一次的SC译码之后，进行路径分裂，允许有Lmax条译码结果路径，从这Lmax条译码结果路径中选出能够通过CRC校验且概率乘积最大的一条路径上的译码结果作为译码输出，从而显著提高译码准确度。

但是，现有的SCL+CRC译码算法，其译码速度慢，延时大，无法满足高效的处理需求。

发明内容

本发明实施例提供一种极化码的编译码方法及其装置，以提高译码速度。

第一方面，本发明实施例提供一种极化码的编码方法，包括：

将信息比特按照在码字中的位置顺序划分成M组信息比特，其中M为大于等于2的整数；

对M组信息比特分别附加循环冗余校验码CRC校验比特，得到待发送信息比特，其中，第1组信息比特所附加的CRC校验比特是根据第1组信息比特生成的，第m组信息比特所附加的CRC校验比特是根据附加有CRC校验比特的第1组信息比特至第m-1组信息比特以及第m组信息比特生成的，2≤m≤M；

对所述待发送信息比特和冻结比特进行极化编码，得到码字并发送。

可选的，所述将信息比特按照在码字中的位置顺序划分成M组信息比特，包括：

将信息比特按照在码字中的位置顺序等分成M组，得到M组信息比特。

可选的，所述对M组信息比特分别附加循环冗余校验码CRC校验比特，包括：

将所述CRC校验比特分别附加在M组信息比特中各组信息比特的尾部。

第二方面，本发明实施例提供一种极化码的译码方法，包括：

接收码字，所述码字包含接收比特和冻结比特；

从所述码字中提取接收比特，并对所述接收比特按照在码字中的位置顺序划分成M组接收比特，其中，各组接收比特均包含循环冗余校验码CRC校验比特，M为大于等于2的整数；