[发明专利]隧穿晶体管及隧穿晶体管的制备方法

说明书

提供了一种隧穿晶体管及隧穿晶体管的制备方法，其中，一种隧穿晶体管，包括衬底(10)、第一源极区域(50)、漏极区域(60)、第二源极区域(80)、沟道(90)、晕环层(100)、栅介质层(20)及栅极区域(30)，所述第一源极区域(50)及所述漏极区域(60)形成于所述衬底(10)之上，所述第二源极区域(80)形成于所述第一源极区域(50)及所述漏极区域(60)之间，使得所述第二源极区域(80)与所述漏极区域(60)之间形成沟道(90)，所述晕环层(100)形成于所述第二源极区域(80)的部分表面之上，所述栅介质层(20)及所述栅极区域(30)依次形成于所述晕环层(100)之上。还提供一种隧穿晶体管的制作方法。采用线隧穿机制提高了隧穿晶体管的隧穿几率，进而增大了隧穿晶体管的隧穿电流。

技术领域

本发明涉及半导体技术领域，具体涉及了一种隧穿晶体管及隧穿晶体管的制备方法。

背景技术

微电子器件一般制作在半导体衬底上然后集成电路。互补金属氧化物半导体器件(Complementary Metal Oxide Semiconductor，CMOS)是集成电路的核心单元，其尺寸遵循摩尔(Moore)定律，以获得更优异的性能、更高的集成密度以及更低的成本。

然而，随着CMOS晶体管尺寸的缩小，其功耗也持续增加。部分原因是因为短沟道效应引起的泄漏电流的增加，同时也归咎于CMOS器件的供电电压难以缩减。其中，CMOS器件的供电电压难以缩减主要是由于亚阈值摆幅SS受限，室温下不能低于60mV/decade，即如果保持过驱动电压不变的情况下降低供电电压60mV，其源漏漏电将增加一个量级。

隧穿场效应晶体管(tunnel field effect transistor，TFET)由于能突破SS限制，被认为是替代CMOS器件降低供电电压的较好的器件。目前，常规TFET的工作时的载流子的隧穿方向与栅电场不在同一方向上，即点隧穿机制。由于点隧穿机制隧穿面积较小，隧穿结的栅控电场不强，导致载流子隧穿几率较低，使得TFET存在隧穿电流小的缺点。

发明内容

本发明实施例提供隧穿晶体管的制备方法，采用线隧穿机制，提高了隧穿晶体管的隧穿几率，进而增大了隧穿晶体管的隧穿电流。

本发明实施例第一方面提供一种隧穿晶体管，包括：

衬底、第一源极区域、漏极区域、第二源极区域、沟道、晕环层、栅介质层及栅极区域，所述第一源极区域及所述漏极区域形成于所述衬底之上，所述第二源极区域形成于所述第一源极区域及所述漏极区域之间，使得所述第二源极区域与所述漏极区域之间形成沟道，所述晕环层形成于所述第二源极区域的部分表面之上，所述栅介质层及所述栅极区域依次形成于所述晕环层之上。

结合第一方面，在第一方面的第一种可能的实施方式中，所述隧穿晶体管还包括：

形成于所述栅极区域两端的侧墙，且所述侧墙高度不低于20nm。

结合第一方面或第一方面的第一种可能的实施方式，在第一方面的第二种可能的实施方式中，述隧穿晶体管还包括：

形成于所述第一源极区域及所述漏极区域之上的硅化物层；

形成于所述硅化物层之上的第一通孔和第二通孔。

结合第一方面或第一方面的第一种可能的实施方式或第一方面的第二种可能的实施方式，在第一方面的第三种可能的实施方式中，所述隧穿晶体管为N型隧穿晶体管，所述源区域进行P型离子重掺杂，所述漏极区域及所述晕环层进行N型离子重掺杂。

结合第一方面或第一方面的第一种可能的实施方式或第一方面的第二种可能的实施方式，在第一方面的第四种可能的实施方式中，所述隧穿晶体管为P型隧穿晶体管，所述源区域进行N型离子重掺杂，所述漏极区域及所述晕环层进行P型离子重掺杂。