[发明专利]在基板上制作多层式结构的方法及多层式元件

说明书

本发明提供一种制作多层式结构的方法包括：在安置于基板上的元件堆叠上提供掩模，所述元件堆叠包括由第一层类型及第二层类型构成的第一多个层；沿第一方向射出第一离子，所述第一方向相对于所述基板的平面的法线形成第一非零入射角度，其中形成具有侧壁角度的第一侧壁，所述侧壁角度相对于所述法线形成第一非零倾斜角度，所述第一侧壁包括第二多个层，所述第二多个层来自于所述第一多个层的至少一部分且由所述第一层类型及所述第二层类型构成；以及使用第一选择性蚀刻来蚀刻所述第二多个层，其中相对于所述第二层类型而选择性地蚀刻所述第一层类型。本发明另提供一种多层式元件。

技术领域

本发明实施例涉及基板处理，且更具体而言，涉及一种用于在基板上制作多层式结构的方法及多层式元件。

背景技术

随着半导体元件缩放至更小尺寸，出现了开发三维结构以在基板上的给定区域内提供更多元件功能的需要。所述三维结构的例子包括鳍式场效晶体管(finFET)逻辑元件以及三维(3 dimensional，3-D)存储元件。引起最近关注的三维存储器的一个例子是作为垂直与非(NAND)元件或垂直与非(vertical NAND，VNAND)元件而已知的一种类型的闪速存储器。在某些特定实施方式中，通过制作16个、32个、或64个层来实施VNAND元件以用作存储元件。在一个变型中，为触及不同的层，VNAND元件堆叠可利用掩模组件来进行图案化，并随后通过包含于元件堆叠中的一系列层而在一系列循环中进行蚀刻。在给定循环中，通过连续蚀刻操作之间的抗蚀剂修剪(resist trimming)来减小掩模大小以形成锥体式台阶结构，其中所述锥体的顶部可为顶部元件层，且所述锥体的基部构成被暴露的最深元件层，因而随后可实现触点形成。此过程可能需要包括许多蚀刻操作的许多次循环，因为蚀刻操作是依照被配置成在一次循环中蚀刻仅一个层或几个层的垂直反应性离子蚀刻顺序来执行。因此，对于64层元件堆叠，可执行一系列的8个、16个、或更多数量的蚀刻操作以及相同数量的掩模修剪操作。此外，在执行此种大量蚀刻操作之后，此种元件结构的形状可受到损害，从而导致较不可靠的工艺。此外，抗蚀剂修剪操作可导致掩模组件沿方形或矩形抗蚀剂形状的所有侧面的尺寸减小，从而使得方形锥体元件结构在基板上占据大的投影面积。即使在欲触及锥体结构的仅两个侧面以形成存储元件的情形中仍会产生过大的结构。

鉴于这些及其他考虑因素，一直需要进行本发明所作的改良。

发明内容

提供此发明内容是为了以简化形式介绍下文在具体实施方式中进一步阐述的一系列概念。此发明内容并非旨在识别所主张主题的关键特征或本质特征，也并非旨在帮助确定所主张主题的范围。

在一个实施例中，一种在基板上制作多层式结构的方法可包括：在安置于所述基板上的元件堆叠上提供掩模，所述元件堆叠包括由第一层类型及第二层类型构成的第一多个层；沿第一方向射出第一离子，所述第一方向相对于所述基板的平面的法线形成第一非零入射角度，其中形成具有侧壁角度的第一侧壁，所述侧壁角度相对于所述法线形成第一非零倾斜角度，所述第一侧壁包括第二多个层，所述第二多个层来自于所述第一多个层的至少一部分且由所述第一层类型及所述第二层类型构成；以及使用第一选择性蚀刻来蚀刻所述第二多个层，其中相对于所述第二层类型而选择性地蚀刻所述第一层类型，其中形成第一侧壁结构，所述第一侧壁结构具有阶梯式结构且界定第一平均侧壁角度，所述第一平均侧壁角度相对于所述法线具有非零倾斜角度，其中所述第一侧壁结构的阶梯式表面相对于所述第一平均侧壁角度为斜角。

在另一实施例中，一种在基板上制作多层式结构的方法可包括：在安置于所述基板上的元件堆叠上提供掩模，所述元件堆叠包括由第一层类型及第二层类型构成的第一多个层；沿第一方向射出第一离子，所述第一方向相对于所述基板的平面的法线形成第一非零入射角度，其中形成具有侧壁角度的第一侧壁，所述侧壁角度相对于所述法线形成第一非零倾斜角度，所述第一侧壁包括第二多个层，所述第二多个层来自于所述第一多个层的至少一部分且由所述第一层类型及所述第二层类型构成；以及沿所述第一侧壁形成与所述第一层类型的至少一个层的电性触点。