[发明专利]事务缓冲存储器中的错误处理

说明书

通过链路从存储器缓冲器设备向主机设备发送数据。确定数据中的错误。向主机设备发送读取响应取消信号以向主机设备指示错误，其中将在数据从存储器缓冲器设备发送到主机设备之后发送读取响应取消信号。

相关申请的交叉引用

本申请要求2014年12月20日提交的题为“ERROR HANDLING IN TRANSACTIONALBUFFERED MEMORY”的美国非临时专利申请号14/578,413的权益和优先权，该美国非临时专利申请被整体地通过引用结合到本文中。

技术领域

本公开一般地涉及计算架构领域，并且更具体地涉及缓冲存储器协议。

背景技术

半导体处理和逻辑设计方面的进步使得在集成电路设备上可以存在的逻辑的量中的增加有可能。作为必然的结果，计算机系统配置已经从系统中的单个或多个集成电路演进到在单独集成电路上存在的多个核、多个硬件线程和多个逻辑处理器以及集成在这样的处理器内的其它接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任何数目的核、硬件线程、逻辑处理器、接口、存储器、控制器集线器等。

作为在较小封装中装配较多处理能力的较强能力的结果，较小计算设备已经在流行性方面增加。智能电话、平板电脑、超薄笔记本及其它用户设备已呈指数增长。然而，这些较小设备依赖于用于超过形状因子的复杂处理和数据存储两者的服务器。因此，高性能计算市场（即服务器空间）中的需求也已增加。例如，在现代服务器中，通常不仅存在具有多个核的单个处理器，而且存在多个物理处理器（也称为多个插座）以增加计算能力。但是随着处理能力随着计算系统中的设备的数目一起增加，插座与其它设备之间的通信变得更关键。

事实上，互连已从主要处理电通信的更传统的多分支总线发展成促进快速通信的充分发展的互连架构。遗憾的是，如对未来处理器以甚至更高的速率进行消耗的需求一样，对现有互连架构的能力寄予相应需求。

附图说明

图1图示了根据一个实施例的包括用以连接计算机系统中的I/O设备的串行点到点互连的系统的简化框图。

图2图示了根据一个实施例的分层协议栈的简化框图。

图3图示了事务描述符的实施例。

图4图示了串行点到点链路的实施例。

图5图示了潜在的高性能互连（HPI）系统配置的实施例。

图6图示了与HPI相关联的分层协议栈的实施例。

图7图示了示例状态机的表示。

图8图示了在示例二十通道数据链路上发送的示例微片的表示。

图9图示了在示例八通道数据链路上发送的示例微片的表示。

图10图示了示例多槽（slot）微片的表示。

图11图示了在示例八通道数据链路上发送的示例微片的表示。

图12图示了包括调试消息的示例多层微片的表示。

图13图示了利用缓冲存储器协议的系统的表示。

图14图示了支持缓冲存储器协议的缓冲器设备的表示。

图15A-15C图示了缓冲存储器协议中的示例微片的表示。

图16图示了根据某些实现的缓冲器设备与主机设备之间的示例通信。

图17图示了用于包括多个处理器插座的计算系统的块的实施例。

各种图中同样的参考号码和名称指示同样的元件。

具体实施方式