[发明专利]半导体装置及半导体装置的制造方法

说明书

本发明的半导体装置，包含：半导体层；在所述半导体层中划分第1导电型的源极区域的栅极沟槽；所述源极区域的下部的第2导电型的沟道区域；贯通所述源极区域及所述沟道区域的源极沟槽；所述源极沟槽的底部及侧部的第2导电型的杂质区域；所述半导体层上的源极电极；以及具有比所述杂质区域高的浓度的第2导电型的高浓度杂质区域，其在所述半导体层的表面具有与所述源极电极连接的接触部，并且贯通所述源极区域而延伸到比所述源极区域深的位置。

技术领域

本发明关于具有沟槽栅构造的半导体装置及其制造方法。

背景技术

例如，专利文献1公开了一种功率MOSFET，其包含：构成漏极的半导体衬底；形成在半导体衬底的表面的沟槽；在沟槽内经由栅极绝缘膜而形成的栅极电极；形成在半导体衬底的表面侧的主体（body）扩散层；形成在半导体衬底的表面的源极扩散层；形成在栅极电极上的层间绝缘膜；形成在半导体衬底上的源极电极膜；与沟槽隔着间隔而形成的源极沟槽；以及形成在源极沟槽的底面的p型接触扩散层。

现有技术文献

专利文献

专利文献1：日本特开2008－98593号公报。

发明内容

发明要解决的课题

本发明的一个实施方式提供在具有贯通源极区域及沟道区域的源极沟槽，并且在其沟槽的底部及侧部进一步具有第2导电型的杂质区域的晶体管构造中，能够抑制栅极阈值电压的偏差的半导体装置及其制造方法。

用于解决课题的方案

本发明的一个实施方式提供半导体装置，该半导体装置包含：半导体层；在所述半导体层中划分第1导电型的源极区域的栅极沟槽；所述源极区域的下部的第2导电型的沟道区域；贯通所述源极区域及所述沟道区域的源极沟槽；所述源极沟槽的底部及侧部的第2导电型的杂质区域；所述半导体层上的源极电极；以及具有比所述杂质区域高的浓度的第2导电型的高浓度杂质区域，其在所述半导体层的表面具有与所述源极电极连接的接触部，并且贯通所述源极区域而延伸到比所述源极区域深的位置。

依据该结构，作为电荷对沟道区域的路径，能够利用高浓度杂质区域。将源极沟槽的底部及侧部的电阻比杂质区域低的区域作为电荷的路径，从而能够抑制栅极阈值电压的偏差。由此，能够抑制在半导体晶圆面内的芯片间的ΔVth的偏差，因此，如果利用从采用该方式的构造的半导体晶圆单片化的多个芯片构成模块，则能够减少模块内的开关时间滞后（lag）。

本发明的一个实施方式中，关于所述源极沟槽，在其深度方向切断所述半导体层时出现的切断面中既可以形成一个所述源极沟槽，也可以形成两个所述源极沟槽。

本发明的一个实施方式中，所述高浓度杂质区域从所述栅极沟槽的侧面上的沟道部隔着间隔而形成。在该情况下，所述高浓度杂质区域也可以沿着所述源极沟槽的侧面形成。

依据该结构，抑制栅极阈值电压的上升，并能得到较低的导通电阻。

本发明的一个实施方式中，所述高浓度杂质区域延伸到所述源极沟槽的底面而形成。

依据该结构，能够降低源极沟槽的底部的杂质区域的表面电阻，因此能够降低通过该杂质区域与半导体层的漏极区域之间的pn结而构成的主体二极管的电阻。

本发明的一个实施方式中，所述接触部选择性地形成在所述源极区域的一部分。

依据该结构，能够对使沟道区域和源极区域为同电位所需要的高浓度杂质区域（接触部）连接源极电极，并且在半导体层的表面中能够较宽地确保相对于源极区域的接触区域。因此，能够抑制源极接触电阻的上升。

本发明的一个实施方式中，所述高浓度杂质区域以延伸到所述源极沟槽的底面的方式沿着所述源极沟槽的内表面形成，所述接触部选择性地形成在所述源极区域的一部分。