[发明专利]使用嵌段共聚物的定向自组装的自对准图案化

说明书

本文的技术提供了自对准蚀刻方法，所述方法使用现有特征进行图案化或对齐图案，而不损坏现有特征。使用现有基底结构来产生实现嵌段共聚物(BCP)的定向自组装(DSA)的表面，而无需单独的光刻图案化层。本文的方法包括使基底上的至少一种现有材料或结构凹陷，并添加只在凹陷的材料上保留的膜。可以选择该膜具有优选表面能，以实现嵌段共聚物的可控自组装。然后可以使用现有结构和一种聚合物材料二者作为蚀刻掩模来蚀刻所述基底。一个示例性优点是经自组装的聚合物材料可以设置成保护现有特征的暴露角部，这减少了选择性蚀刻化学物质的负担，提高了后续蚀刻的精确度，并且降低了溅射率。

相关申请的交叉引用

本申请要求于2014年10月14日提交的题为“使用嵌段共聚物的定向自组装的自对准图案化(Self-Aligned Patterning using Directed Self-Assembly of BlockCopolymers)”的美国临时专利申请No.62/063,462的权益，其通过引用整体并入本文。

背景技术

本公开内容涉及基底中的蚀刻特征，包括用于蚀刻基底的图案化方法。

在半导体工业中，制造集成电路(IC)通常涉及使用等离子体反应器来产生等离子体，等离子体辅助所使用的表面化学物质从基底上去除材料以及将材料沉积至基底。干法等离子体蚀刻工艺常规地用于沿着半导体基底上图案化的细线或在半导体基底上图案化的通孔内或在半导体基底上图案化的接触(contacts)处去除或蚀刻材料。成功的等离子体蚀刻工艺需要蚀刻化学物质，包括适用于选择性蚀刻一种材料，而不蚀刻另一种材料(基本上不蚀刻)的化学反应物。蚀刻方法通常与图案化掩模结合使用。

例如，在半导体基底上，可以使用定向等离子体蚀刻工艺将在保护层中形成的浮凸图案转移到所选材料的下面的层。保护层可以包括具有使用光刻法形成的潜在图案的光敏层如光致抗蚀剂层，然后可以通过溶解并去除光致抗蚀剂层的所选部分使该潜在图案显影成浮凸图案。一旦形成浮凸图案，就将半导体基底设置在等离子体工艺室内，并形成选择性蚀刻下面的层同时尽可能少地蚀刻保护层的蚀刻化学物质。

该蚀刻化学物质通过引入可离子化解离气体混合物来产生，所述可离子化解离气体混合物具有如下源分子，其包含与下面的层反应同时尽可能少地与保护层或图案化层反应的分子组分。产生蚀刻化学物质包括引入气体混合物，以及在存在的气体物质的一部分与高能电子碰撞之后被离子化时形成等离子体。加热的电子可以用于使一些种类的气体混合物解离并产生(源分子的)化学组分的反应性混合物。因此，可以使用各种图案化和蚀刻方法可控地去除或沉积各种基底材料。

发明内容

对于减小或缩小晶体管、存储器阵列和其他半导体器件来提高密度和改善处理性能存在持续的动力。随着半导体器件特征的关键尺寸(critical dimension)缩小，在制造过程中变得更加难以精确地制造结构和精确地蚀刻各个层。例如，对接触、存储器阵列交叉点构造、狭槽接触(slot contacts)等精确地蚀刻变得更加困难，尤其是在需要亚分辨率(亚光刻分辨率)图案化时。作为一个具体实例，随着晶体管的关键尺寸缩小，源极和漏极的精确连接变得更加困难。FinFET晶体管尤其如此。例如，鉴于栅极间距为80纳米或更大(在光刻分辨率内)，用于源极或漏极接触蚀刻的掩模图案始终处在使用常规图案化技术而没有使用保护盖层的晶体管的栅极之间。然而，在缩小栅极间距的情况下，光刻覆盖对不准成为一个重大问题。在对不准的情况下，由于蚀刻图案可能使栅极与源极或漏极重叠，因此蚀刻步骤可能在源极/漏极与栅电极之间引起短路。