[发明专利]安全I＆C系统的电路布置

说明书

在核工业中，与目前使用的基于CPU的系统形成对比，存在趋向基于FPGA的安全I&C系统和模块的强大趋势。

FPGA提供许多优点，特别是在具有许多并行输入和输出信号的复杂系统的环境下。目前，针对基于CPU的I&C平台的所有特定项目工程任务可以在信号流导向的、人可读的图表的帮助下由非电子专家来执行。工具链自动将这些图表转换为C代码，该C代码可以在基于CPU的安全I&C系统上编译和运行。

因为整个工具链的二进制结果是高度可预测的，所以这种方法论可以符合安全应用程序。然而，这将基于CPU的方法与基于FPGA的方法区分开来：由于FPGA及其工具链的性质，即使在设计入口电平上的小变化也可能导致最终芯片的先前不可预知的、完全不同的时序特征。因此，到目前为止，安全I&C工业并没有遵循基于图表的方法与FPGA后端。相反，电子专家需要使用基于硬件描述语言(诸如VHDL)的众所周知的技术来做相应的FPGA设计入口。这导致在不同情况下需要重复使用固定设计，或者导致包含不仅来自核应用领域还有来自FPGA设计领域的专家的非常复杂的项目工程任务。此外，每个FPGA设计都需要通过采用精心设计开发和验证过程来非常仔细地进行认证。

在另一个背景下，除了核能行业之外，还提出了FPGA的局部重配置(partial reconfiguration)。参见例如专利US 7 669 168 B1：“用于在可编程器件中动态连接模块的方法和装置”。

本文的基本思想是具有本地预路由低电平逻辑块(locally pre-routed low-level logic blocks)的数据库，该逻辑块可以单独地组合到配置FPGA的比特流。

原则上，如果能正确地应用局部重配置，则其将是给定问题的解决方案，但是：

·复杂的并且因此很难认证的工具链必须满足目前没有广泛供应并且不是非常稳定的这个特征。

·在专门连接到特定引脚的情况下，特定模块仅适用于芯片上的特定插槽(位置)。例如，如果在引脚1-4上需要投票块并且在引脚10-20上需要滤波器块，则必要的模块库(module library)将必须在这些引脚上恰好包含投票块(加上在其它引脚组合上的投票块)。相同情况适用于滤波器块和所有其它逻辑功能块，因此，所得到的预认证库将必须非常大：针对潜在的大量插槽需要各种块。

·用于连接到特定引脚的块的插槽具有固定的尺寸，因此单个门消耗了与复杂滤波器功能一样多的逻辑资源。因此，将有必要对逻辑块的尺寸等级进行分组，这将进一步限制有效的引脚功能组合。

·现有工具存在许多其它实际问题，诸如，例如时钟限制(不是每个块都可以使用每个时钟)或时钟粒度(clock granularity)(由于特定边界因此块需要相当大，因此大芯片也只能分为几个插槽)。

·只有少数不同的FPGA支持局部重配置，即基于闪存或基于反熔丝的FPGA通常不会支持局部重配置，不幸的是这特别适用于给定环境。

总而言之，局部重配置是用于解决一些问题的简洁而强有力的解决方案，但是不太适合给定情况，所述给定情况显然不需要完全动态可(重新)配置逻辑块的全功率，而只需要几个动态引脚连接到功能块。局部重配置的主要重点是从逻辑块的时分复用的意义上来说在FPGA的部分上电以后动态(重新)配置FPGA的部分，以减少所需的硬件资源或满足现场更新。这没有清楚地设计在给定应用程序中。此外，它不能被视为成熟的技术，因此几乎不能适用于必须支撑数十年的核I&C系统。

因此，本发明的目的是在继续获得FPGA技术的优势的同时，保持经过证明的以图表为中心的特定项目工程方法，以及同时避免关于局部重配置技术的上述问题。

发明内容

根据本发明，这个目的通过具有权利要求1或权利要求2的特征的电路布置来实现。

优选实施例和改进是从属权利要求的主题和随后的详细描述。

简而言之，以本发明为基础的构思是总体思路的进步，该总体思路是可以将要被实施的整个逻辑拆分成几个器件，然而这些器件中的一个(或一些)是固定的，而这些器件中的一个(或一些)需要适用于特定项目(专用)的需求。

根据本发明的基本思想是为了限制用于系统的动态项目FPGA部分的自由度，以简化工具链(这也减轻了认证)。