[发明专利]可重构设备

权利要求书

1.一种可重构设备，与主存储器连接；且

所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部；

所述各逻辑部具有：

多条地址线；

多条数据线；

地址解码器，将从所述多条地址线的一部分输入的地址解码；以及

存储单元阵列组件，具有由所述地址解码器的解码线所特定出的多个存储单元，且将从所述特定出的存储单元读取的数据输出至所述数据线；

所述存储单元阵列组件的地址线与所述主存储器的数据输出线连接。

2.根据权利要求1所述的可重构设备，其中所述存储单元组件为多查找表。

3.根据权利要求1或2所述的可重构设备，其中所述各逻辑部具备：

第1地址解码器，将从所述多条地址线的一部分输入的地址解码；

第2地址解码器，将从所述多条地址线的另一部分输入的地址解码；

第1存储单元组件，具有由所述第1地址解码器的解码线所特定出的多个存储单元；以及

第2存储单元组件，具有由所述第2地址解码器的解码线所特定出的多个存储单元。

4.根据权利要求3所述的半导体装置，其中所述第1存储单元组件及第2存储单元组件存储多个真值表数据，且与输出特定出所述多个真值表数据的任一个的数据的第2多条地址线连接。

5.一种半导体装置，具备：

主存储器及可重构设备；

该可重构设备与所述主存储器连接，

所述可重构设备具备利用地址线或数据线而相互连接的多个逻辑部，

所述各逻辑部具有：

多条地址线；

多条数据线；

地址解码器，将从所述多条地址线的一部分输入的地址解码；以及

存储单元阵列组件，具有由所述地址解码器的解码线所特定出的多个存储单元，且将从所述特定出的存储单元读取的数据输出至所述数据线；

所述存储单元阵列组件的数据输出与所述主存储器的地址线连接。

6.根据权利要求6所述的半导体装置，其还具备第2可重构设备，

所述第2可重构设备具备利用地址线或数据线相互连接的多个逻辑部，

所述各逻辑部具有：

多条地址线；

多条数据线；

地址解码器，将从所述多条地址线的一部分输入的地址解码；以及

存储单元阵列组件，具有由所述地址解码器的解码线所特定出的多个存储单元，且将从所述特定出的存储单元读取的数据输出至所述数据线；

所述存储单元阵列组件的数据输出与所述主存储器的地址线连接。

7.根据权利要求5或6所述的半导体装置，其还具备规模调整电路，所述规模调整电路在所述主存储器与所述可重构设备之间，对两者的电路规模进行调整。