[发明专利]非易失性分裂栅存储器装置及其操作方法

说明书

本发明公开了一种具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置。每个存储器单元包括位于所述半导体衬底表面上的第二导电类型的第一区，以及位于所述半导体衬底表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不与所述第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。在编程、读取或擦除操作期间，可将负电压施加至所述未选择存储器单元的所述字线。

技术领域

本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及在读取、编程或擦除操作期间其中负电压被施加至控制栅和/或字线且选择性地与存储器单元的其他端子相组合的这类存储器装置。

背景技术

非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有在其上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)的表面。也为N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL20连接至第二区16。字线WL22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。耦合栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。SL多晶硅28连接到第一区14(源极线SL)。

在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。现有技术没有对这些操作施加负电压。

本发明的一个目的是公开非易失性存储器单元装置，该非易失性存储器单元装置在读取、编程和/或擦除操作期间将负电压施加到字线22、耦合栅26和/或浮栅24。

发明内容

本发明涉及具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在半导体衬底中以多个行和列布置。每个存储器单元包括位于半导体衬底表面上的第二导电类型的第一区，以及位于半导体衬底表面上的第二导电类型的第二区。沟道区位于第一区和第二区之间。字线覆盖在沟道区的第一部分上面并与其绝缘，并且与第一区相邻且几乎不与或完全不与第一区重叠。字线具有面向浮栅的顶部顶角(图1中的顶角25)的底部弓形区(图1中的区域27)。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。

本发明还涉及操作前述类型的非易失性存储器单元装置的方法。

附图说明

图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。

图2是使用图1中示出的现有技术的非易失性存储器单元的本发明的非易失性存储器装置的框图。

图3A和3B分别是用在本发明的存储器装置中的编程/擦除和读取操作的波形图。

图4A和4B分别是用在本发明的存储器装置中的负/正字线解码器电路和负电荷泵的详细电路图。

图5是用在本发明的存储器装置中的第一负/正高电压解码器电路的详细电路图。

图6是用在本发明的存储器装置中的第二负/正高电压解码器电路的详细电路图。

图7是用在本发明的存储器装置中的第三负/正高电压解码器电路的详细电路图。