[发明专利]用于将微指令序列重排序为优化的微指令序列以实现指令集不可知的运行时架构的分配和发出级有效
| 申请号： | 201580051837.1 | 申请日： | 2015-07-24 |
| 公开（公告）号： | CN106716362B | 公开（公告）日： | 2020-09-25 |
| 发明（设计）人： | M·阿布达拉 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38;G06F9/455;G06F9/30 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 何焜 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 用于 指令 序列 排序 优化 实现 不可知 运行 架构 分配 发出 | ||
1.一种用于不可知的运行时架构的系统，包括：
系统仿真/虚拟化转换器；
应用代码转换器；以及
系统转换器，其中所述系统仿真/虚拟化转换器和所述应用代码转换器实现系统仿真过程，并且其中所述系统转换器实现用于执行来自访客镜像的代码的系统转换过程，其中所述系统转换器进一步包括：
指令取出组件，用于取出传入的微指令序列；
解码组件，耦合到所述指令取出组件，用于接收被取出的宏指令序列并解码为微指令序列；
分配和发出级，耦合到所述解码组件，用于接收所述微指令序列并通过将所述微指令序列重排序为包括多个相关的代码组的经优化的微指令序列来执行优化处理，其中所述分配和发出级使用寄存器重命名执行展开的微指令序列优化以实现对微指令的重排序以用于优化并且以从误预测恢复而没有补偿代码；
微处理器流水线，耦合到所述分配和发出级，用于接收和执行所述经优化的微指令序列；
序列高速缓存，耦合到所述分配和发出级，用于接收和存储所述经优化的微指令序列的副本，以用于在所述经优化的微指令序列上的后续的命中之后的后续的使用；以及
硬件组件，用于将指令移动到所述传入的微指令序列中。
2.如权利要求1所述的系统，其特征在于，经解码的微指令的副本存储在微指令高速缓存中。
3.如权利要求1所述的系统，其特征在于，使用所述微处理器的分配和发出级来执行所述优化处理。
4.如权利要求3所述的系统，其特征在于，所述分配和发出级进一步包括将所述微指令序列重排序为所述经优化的微指令序列的指令调度和优化器组件。
5.如权利要求1所述的系统，其特征在于，所述优化处理进一步包括动态地展开微指令序列。
6.如权利要求1所述的系统，其特征在于，通过多个迭代来实现所述优化处理。
7.如权利要求1所述的系统，其特征在于，通过实现重排序的寄存器重命名过程来实现所述优化处理。
8.一种微处理器，包括：
系统仿真/虚拟化转换器；
应用代码转换器；以及
系统转换器，其中所述系统仿真/虚拟化转换器和所述应用代码转换器实现系统仿真过程，并且其中所述系统转换器实现用于执行来自访客镜像的代码的系统转换过程，其中所述系统转换器进一步包括：
指令取出组件，用于取出传入的微指令序列；
解码组件，耦合到所述指令取出组件，用于接收被取出的宏指令序列并解码为微指令序列；
分配和发出级，耦合到所述解码组件，用于接收所述微指令序列并通过将所述微指令序列重排序为包括多个相关的代码组的经优化的微指令序列来执行优化处理，其中所述分配和发出级使用寄存器重命名执行展开的微指令序列优化以实现对微指令的重排序以用于优化并且以从误预测恢复而没有补偿代码；
微处理器流水线，耦合到所述分配和发出级，用于接收和执行所述经优化的微指令序列；
序列高速缓存，耦合到所述分配和发出级，用于接收和存储所述经优化的微指令序列的副本，以用于在所述经优化的微指令序列上的后续的命中之后的后续的使用；以及
硬件组件，用于将指令移动到所述传入的微指令序列中。
9.如权利要求8所述的微处理器，其特征在于，经解码的微指令的副本存储在微指令高速缓存中。
10.如权利要求8所述的微处理器，其特征在于，使用所述微处理器的分配和发出级来执行所述优化处理。
11.如权利要求10所述的微处理器，其特征在于，所述分配和发出级进一步包括将所述微指令序列重排序为所述经优化的微指令序列的指令调度和优化器组件。
12.如权利要求8所述的微处理器，其特征在于，所述优化处理进一步包括动态地展开微指令序列。
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