[发明专利]位组交织处理器、方法、系统及指令

说明书

背景

技术领域

本文中所描述的各实施例一般涉及处理器。具体地，本文中所描述的各实施例大体涉及处理器中的位操纵。

背景信息

许多处理器具有单指令多数据(SIMD)架构。多个数据元素可在一个寄存器或存储器位置内被包装为紧缩(packed)数据或向量数据。在紧缩数据中，寄存器或其他存储位置的位可被逻辑地划分为数据元素的序列(例如，8位、16位、32位、或64位数据元素)。例如，128位宽的紧缩数据寄存器可具有两个64位宽的数据元素、四个32位数据元素、或八个16位数据元素。数据元素中的每一个可表示独立的个体数据片段(例如，像素颜色、复数的组成部分等)，该数据片段可与其他数据片段分开地和/或独立于其他数据片段操作。

在SIMD架构中，紧缩数据指令、向量指令或者SIMD指令可同时或并行地对多个数据元素或者多对数据元素进行操作。处理器可具有并行执行硬件，该并行执行硬件响应于紧缩数据指令来同时地或并行地对该多个数据元素或该多对对应的数据元素执行多个操作。

附图说明

通过参考用于说明实施例的以下描述和所附附图，可最佳地理解本发明。在附图中：

图1是可操作用于执行位组交织指令的实施例的处理器的实施例的框图。

图2是执行位组交织指令的实施例的、处理器中的方法的实施例的流程框图。

图3是可被执行以交织奇数位置的(odd-positioned)位组的位组交织操作的实施例的框图。

图4是可被执行以交织偶数位置的(even-positioned)位组的位组交织操作的实施例的框图。

图5是适合用于位组交织指令的实施例的立即数的示例实施例的框图。

图6是可被执行以遵照紧缩数据操作掩码来交织偶数位置的位组的带掩码位组交织操作的实施例的框图。

图7是可以任选地与位组交织操作结合的数据元素广播操作的实施例的框图。

图8是位组交织指令的实施例的框图。

图9是一组合适的紧缩数据寄存器的示例实施例的框图。

图10是一组合适的紧缩数据操作掩码寄存器的示例实施例的框图。

图11A-11C是示出根据本发明的多个实施例的通用向量友好指令格式及其指令模板的框图。

图12A-B是示出根据本发明的多个实施例的示例性专用向量友好指令格式和操作码字段的框图。

图13A-D是示出根据本发明的多个实施例的示例性专用向量友好指令格式及其多个字段的框图。

图14是寄存器架构的实施例的框图。

图15A是示出有序流水线的实施例以及寄存器重命名的无序发布/执行流水线的实施例的框图。

图15B是处理器核的实施例的框图，该处理器核包括耦合到执行引擎单元的前端单元，并且前端单元和执行引擎单元两者都耦合到存储器单元。

图16A是单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的实施例的框图。

图16B是图16A的处理器核的部分的展开图的实施例的框图。

图17是可具有多于一个核的、可具有集成存储器控制器并且可具有集成图形器件的处理器的实施例的框图。

图18是计算机架构的第一实施例的框图。

图19是计算机架构的第二实施例的框图。

图20是计算机架构的第三实施例的框图。

图21是计算机架构的第四实施例的框图。

图22是根据本发明的实施例的使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

本文中公开的是亚数据元素尺寸的位组交织指令、用于执行该指令的处理器、在处理或执行该指令时由处理器执行的方法、以及带有一个或多个处理器以处理或执行该指令的系统。在以下描述中，阐述多个特定细节(例如，特定指令操作、数据格式、处理器配置、微架构细节、操作序列等)。然而，在没有这些特定细节的情况下，也可实践实施例。在其他实例中，未详细示出公知的电路、结构和技术以避免混淆对本描述的理解。