[发明专利]具有增大的宽度的三端口位单元

说明书

一种装置包括第一读端口、第二读端口、写端口以及至少一个存储锁存器。包括第一读端口、第二读端口和写端口的位单元的宽度大于与该位单元相关联的接触式多晶间距(CPP)的两倍。例如，位单元可以是与自对准双图案化(SADP)工艺兼容且可使用小于14纳米(nm)的半导体制造工艺来制造的三端口静态随机存取存储器(SRAM)位单元。

相关申请的交叉引用

本申请要求共同拥有的于2014年8月26日提交的美国非临时专利申请No.14/468,976的优先权，该专利申请的内容通过援引全部明确纳入于此。

领域

本公开一般涉及位单元。

相关技术描述

技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。

电子设备(诸如无线电话)可包括包含由一个或多个存储器单元制成的存储器阵列的存储器。可用于存储器(例如，L1/L2高速缓存)的一种类型的存储器单元是三端口位单元。三端口位单元可包括两个读端口和一个写端口，并且可被用于静态随机存取存储器(SRAM)器件。在14纳米(nm)互补金属氧化物半导体(CMOS)技术中，三端口SRAM位单元可通过使用鳍式场效应晶体管(FinFET)以及两个金属层(被称为M1和M2层)的覆盖的双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺来制造。顶部金属层M2可按非线性方式被图案化并可包括“凹凸(jog)”(例如，线圈)。对于小于14nm的制造工艺(例如，10nm或7nm)，由于自对准双图案化(SADP)与LELE相比所提供的降低的成本和改善的过程控制(例如，更精确的线宽和线间隔控制)，对于形成M1和M2而言SADP可能比LELE更优选。然而，SADP可能不支持包括凹凸的非线性图案。由此，用于14nm制造的三端口位单元可能不兼容SADP。

从14nm技术缩减还可能提出其他挑战。例如，对于14nm和更大的技术节点，三端口位单元的宽度可被限制成小于或等于接触式多晶间距(CPP，即接触式多晶(栅极)线之间的距离)的两倍。对于14nm，CPP可以是约80-90nm。如本文中所使用的，单元“宽度”可以垂直于多晶方向且沿鳍方向。对于小于14nm的技术节点，CPP被减小，这导致减小的位单元宽度。当位单元宽度被减小(即，缩窄)时，位单元中的写字线和读字线也可被缩窄，从而导致因增大的字线电阻器-电容器(RC)电阻而引起的增加的读/写等待时间。另外，较小的位单元大小可能导致位单元中的金属-金属通孔之间的间隔减小。随着通孔到通孔间隔减小，可能变得更加难以使用LELE(即，双掩模)来图案化这些通孔。结果，可以使用第三掩模(即，LELELE)，这可能增加位单元的制造成本。

概述

本公开提供了包括线性图案并因此与SADP兼容的位单元设计，该SADP诸如用于小于14nm的技术节点(例如，10nm或7nm)。根据第一技术，三端口位单元可具有大于CPP的两倍的宽度。位单元宽度的增大可以实现该位单元中更宽的字线，这可通过减小字线RC电阻来减少读/写等待时间。增大位单元宽度还可将金属-金属通孔之间的间隔增大到足够与双掩模LELE工艺兼容的距离。由此，将位单元宽度增大到大于CPP的两倍还可使得金属-金属通孔能够被图案化而无需引入附加的掩模工艺。