[发明专利]包括目标比特率的视频编码速率控制和质量控制

说明书

本发明描述了包括用于包括目标比特率的视频编码速率控制和质量控制的操作的系统、装置和方法。在一个实施例中，方法包括：至少部分基于目标比特率来确定块级处的估算QP；至少部分基于目标质量因子来确定块级处的目标QP；并且至少部分基于所确定的估算QP和所确定的目标QP来确定块级处的最终QP。

相关申请

本申请要求在2014年9月22日提交的题为“VIDEO CODING RATE CONTROLINCLUDING TARGET BITRATE AND QUALITY CONTROL(包括目标比特率的视频编码速率控制和质量控制)”的美国专利申请第14/492,915的权益。

背景技术

视频编码器压缩视频信息，使得可以在给定带宽上发送更多信息。然后可将所压缩的信号发送给接收器，接收器在显示之前对该信号解码或解压缩。

速率控制往往用于控制各种视频应用的生成位数。通常，应用向速率控制模块提供目标比特率和缓冲器约束。速率控制模块可使用该信息来控制编码过程，使得满足目标比特率并且不违反缓冲器约束。

当视频质量已经非常好时，此目标比特率导向方法可能浪费比特。为了解决该问题，一种解决方案是使用恒定的最小量化参数(QP)来限制由速率控制模块所生成的QP。

附图说明

在附图中通过示例而非限制的方式示出了本文所述的材料。为了简洁和明确说明，在附图中示出的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可相对于其它元件被放大。另外，在适当的情况下，附图标记可在各附图中重复以指示对应和/或类似的元件。在附图中：

图1为示例视频编码系统的示意图；

图2为示出了示例目标比特率和质量控制子系统的流程图；

图3为目标比特率和质量控制子系统的示例质量导向图片QP计算部分的示意图；

图4为目标比特率和质量控制子系统的示例基于HVS的块QP图生成部分的示例图；

图5为示出示例编码过程的流程图；

图6示出了示例比特流；

图7为示出示例解码过程的流程图；

图8提供操作中的示例视频编码系统和视频编码过程的示意图；

图9为示例视频编码系统的示意图；

图10为示例系统的示意图；以及

图11为全部根据本公开的至少一些实施方案布置的示例系统的示意图。

具体实施方式

尽管以下描述阐述了可在例如诸如片上系统(SoC)架构的架构中表现的各种实施方案，但是本文所述的技术和/或布置的实施方案不限于特定架构和/或计算系统并且可由用于类似目的的任何架构和/或计算系统来实现。例如，采用例如多个集成电路(IC)芯片和/或封装和/或各种计算装置和/或诸如机顶盒、智能电话等的消费电子(CE)装置的各种架构可实现本文所述的技术和/或布置。此外，尽管以下描述可阐述诸如系统部件的逻辑实现、类型和相互关系、逻辑分区/集成选择等的许多具体细节，但是可在没有此类具体细节的情况下实施所要求保护的主题。在其它情况下，可不详细地示出诸如例如控制结构和完整软件指令序列的一些材料，以免混淆本文所公开的材料。

本文所公开的材料可在硬件、固件、软件或其任何组合中实现。本文所公开的材料也可被实现为存储在机器可读介质上的指令，其可由一个或多个处理器读取和执行。机器可读介质可包括用于以机器(例如，计算装置)可读形式存储或传送信息的任何介质和/或机制。例如，机器可读介质可包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存存储装置；电、光、声音或其它形式的传播信号(例如，载波、红外信号、数字信号等)以及其它介质。