[发明专利]基于低泄漏阴影锁存器的多阈值CMOS时序电路

说明书

在所描述的实例中，一种多阈值CMOS MTCMOS时序电路(2)包含：第一锁存器电路(20)，其由具有第一范围内的阈值电压的晶体管形成；以及第二锁存器电路(50)，其具有反相器及转移门，所述反相器及所述转移门由更高阈值电压晶体管形成，以用于来自具有电力切换电路的所述第一锁存器(20)的数据的低电力保持，以在所述时序电路(2)的低电力保持模式操作期间选择性地将所述第二锁存器电路(50)的反相器从电压供应器(VDDC)解耦。

技术领域

本公开是关于基于低泄漏阴影锁存器的多阈值CMOS时序电路。

背景技术

多阈值CMOS(MTCMOS)电路促进许多现代装置，尤其是便携式电池供电电子产品的低电力操作。低电力操作有时也被称为待机或休眠模式操作，其中某些非关键电路从电力及/或接地连接断开，其中监控电路为某些操作条件的检测之后及/或预先确定的时间周期后的数据保持及有源模式操作的重建而保持供电。举例来说，当前不支持呼叫会话的移动电话可进入低电力操作模式且周期性地“唤醒”以与基站通信；且，如果无到电话的呼叫，那么装置可恢复低电力操作以节省电池电力。此外，许多应用在低电力或待机操作期间需要数据的保持。通过具有低阈值电压(低Vt)晶体管的低电压CMOS电路的使用促进高速操作及有源模式效率。因此，许多数字电路被设计在标准晶体管阈值电压(SVT)的周围，其相对较低以在有源模式操作期间增强效率，且一些电路可包含甚至更低的阈值电压装置(LVT)。然而，此类装置的低阈值电压可能在待机操作期间导致不可接受的高电平泄漏电流。多阈值CMOS电路运用具有更高阈值电压(HVT)的电力断开晶体管以使电力及/或接地连接从较低阈值电压装置断开，且构建用于在剩余电路的掉电期间留存数据的气球或阴影锁存器电路。然而，常规的基于HVT的保持触发器及其它时序电路经受不良性能并缺乏稳健性，尤其在低操作电压电平下。相反地，LVT或SVT时序电路在低电力保持模式中经受高泄漏。因此，仍然需要为低电力保持模式提供具有低泄漏电流的能力同时为超低电力及其中电力效率较重要的其它应用提供高速有源模式操作的改进的MTCMOS时序电路。

发明内容

在所描述的实例中，一种多阈值CMOS时序电路包含：第一锁存器电路，其包含从可切换电压节点供电的传输门及反相器，且其由具有第一范围内的阈值电压的晶体管形成以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径。所述第一切换电路在切换控制信号于所述时序电路的低电力保持模式操作内处于第一状态时使所述可切换电压节点选择性地从连续电压节点解耦，且所述第一切换电路在所述切换控制信号于所述时序电路的有源模式操作内处于第二状态时将所述可切换电压节点耦合到所述连续电压节点。第二锁存器电路包含由从所述连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成的反相器。在低电力保持模式操作中，所述第二锁存器电路的所述反相器选择性地锁存从所述第一锁存器电路转移的所述数据位。所述第二锁存器电路进一步包含由具有所述第二范围内的阈值电压的晶体管形成的传输门，其在从有源转变到低电力保持模式的转变期间在所述第一与第二锁存器电路之间提供数据转移路径且反之亦然。传输门在有源模式与低电力保持模式操作两者期间都使所述第一及第二锁存器电路从彼此断开。第二切换电路使第二锁存器电路的反相器在所述时序电路的有源模式操作期间选择性地从所述连续电压节点断开。

在一些实例中，第一锁存器是从锁存器，且主锁存器电路经提供以形成触发器，其中所述主锁存器提供触发器输入，且所述从锁存器提供触发器数据输出。第二锁存器提供阴影锁存器或气球锁存器以在低电力保持模式操作期间保存触发器数据位。在其它实例中，所述时序电路是时钟门控单元，其接收时钟启用信号以及从可切换电压节点供电的AND门，其具有接收所述时钟信号的第一输入、与所述第一锁存器电路的锁存器节点耦合的第二输入及提供时钟输出信号的输出。所述第二锁存器电路在所述低电力保持模式中存储时钟数据状态。