[发明专利]用于校准数字传感器的设备以及方法

说明书

提供了一种用于校准数字传感器(3)的校准设备，所述数字传感器被配置为通过取决于时钟信号与最优警报阈值之间的条件而触发警报来保护由具有时钟周期的时钟信号馈送的目标数字电路(30)，所述最优警报阈值是通过使取决于误报出现的概率和漏报出现的概率的量最小化来确定的。

背景技术

本发明总体上涉及数字电路，并且具体而言，涉及用于校准数字传感器的方法、系统以及计算机程序产品，该数字传感器被配置为通过触发警报来保护目标数字电路。

数字电路中的计算的正确性取决于通常被称为“操作条件”的若干物理和环境参数。不合适的操作条件可能导致数字电路部分地或完全地输出虚假结果和/或内部状态。由于这种现象由不合规格的操作条件产生，因此它们常常在设计者的范围之外，并且可能产生不期望的行为。

希望获得对来自目标数字电路(例如，智能卡、微处理器、ASIC(专用集成电路的首字母缩写词)或FPGA(现场可编程门阵列的首字母缩写词))的敏感性资产(sensitiveasset)的控制的攻击者可以使用精心设计的不合规格的操作条件来触发或多或少松散地控制的不期望的行为。这种行为可以具有以下特征：诸如密钥之类的敏感性资产的揭露、诸如更新非易失性存储器中的敏感值之类的一个或多个敏感功能的失败、或者例如在没有正确证书的情况下导致授权访问的访问控制策略的失败。

针对这些攻击保护嵌入式系统因此对于需要保护敏感性资产的许多应用而言已经变得至关重要。

如图1中示出的，数字电路1主要包括通过组合标准单元11互连的前一存储器元件10和后一存储器元件12。存储器元件10和12用于储存输入值、中间值和输出值，并且组合标准单元11用于计算将被储存在后一存储器元件12中的值、将被储存在前一存储器元件10中的信号作为输入值。组合标准单元包括内存较少的逻辑门，其可以实现诸如反相器、或、与、异或之类的布尔函数。其它组合标准单元可以包括缓冲器，其功能为放大和/或延迟某个数据路径。

存储器元件10和12可以同步地更新。该同步通常借助于被称为时钟信号的特殊信号(例如，通过使用其上升沿作为触发事件)来实现。

为了使存储器元件10和12正确地对值进行采样，该值必须被设置并且在时钟上升沿之前在存储器元件输入端口处稳定某个延迟(该延迟被称为“建立时间(setup time)”)。此外，存储器元件输入信号也必须在触发事件或时钟上升沿之后保持稳定某个延迟(该延迟被称为“保持时间”)。

存储器元件之间的逻辑标准单元12形成一组数据路径。每个数据路径都显示与将通过标准单元12被传播至数据路径的输出的输入信号的改变所需要的时间相对应的传播延迟。显示最大传播延迟的数据路径表示关键路径。

违反(violation)建立时间是数字电路中的错误计算的常见源，并且是攻击者为执行错误注入而利用的常见技术中的一种。建立时间的违反可能会发生，这是因为数据路径中的传播延迟对于将被传播的修改而言太长，并且在时钟上升沿之前足够早得稳定。