[发明专利]使用电容性元件来改善相位内插器的线性度

说明书

背景

领域

本发明涉及相位内插器，尤其涉及使用电容性元件来改善相位内插器的线性度。

背景技术

接收机需要确定何时对从一个芯片传送到另一芯片或者从单个芯片内的一个核传送到另一核的数据信号进行采样。接收机使用与数据信号一起发送的时钟信号来进行该确定。然而，在具有较高的信号速率或者不存在显式时钟信号的系统中，接收机需要时钟对准电路，诸如锁相环(PLL)。基于相位内插器的时钟数据恢复电路(CDR)是一种替换系统，该系统可通过选择参考相位对并在它们之间进行内插来生成精确对准的时钟，以从串行化的数据信号中恢复数据。

最常用的CDR架构之一是由两个环路(核心PLL和外围CDR环路)的级联构成的双环路结构。PLL生成多个相位，这些相位由CDR环路中的相位内插器用于在恢复出的时钟中引入受控相移。CDR环路的负反馈迫使恢复出的时钟相位处于所接收的数据的中间。

虽然CDR架构的简化已导致它的广泛使用，但这种架构的缺点之一包括由于相位内插器的非线性造成的过度时钟抖动。在一个示例中，在图1示出的代表性传递函数中解说了相位内插器的非线性。理想地，最小相位步进等于φ_LSB，但内插器非线性引入了大得多的相位跳变φ_MAX，这使恢复出的时钟抖动严重降级。差分非线性(DNL)常常被用于衡量与理想步长的偏离。

概述

本发明提供了使用电容性元件来改善相位内插器的线性度。

在一个实施例中，公开了一种相位内插器。该相位内插器包括：一对负载电阻器，其耦合至供电电压并且包括第一负载电阻器和第二负载电阻器；耦合至该对负载电阻器的多个分支，每个分支包括具有第一晶体管和第二晶体管的差分源耦晶体管对，第一晶体管在第一栅极端子处接收第一差分输入信号并且第二晶体管在第二栅极端子处接收与第一差分输入信号在相位上互补的第二差分输入信号，第一晶体管还具有第一漏极端子和第一源极端子并且第二晶体管还具有第二漏极端子和第二源极端子，第一源极端子连接至第二源极端子以形成源节点，该多个分支被配置成在第一输出端子处产生第一差分输出信号以及在第二输出端子处产生与第一差分输出信号互补的第二差分输出信号，其中第一输出端子连接至第一负载电阻器和第一漏极端子并且第二输出端子连接至第二负载电阻器和第二漏极端子；多个尾电流源，每个尾电流源耦合至这些源节点之一；以及多个耦合电容器，每个耦合电容器耦合在该多个分支中的两个毗邻分支中的源节点之间。

在另一实施例中，公开了一种用于改善在多个分支中配置的相位内插器的线性度的方法。该方法包括：在相应的多个分支处接收多个差分输入信号，每个分支包括差分源耦晶体管对，并且每个差分输入信号具有所指派相位，其中源耦晶体管的源极端子被连接以形成源节点；通过控制流经每个分支的源节点的电流量来在该多个差分输入信号的所指派相位之间进行内插；以及在该多个分支中的毗邻分支对的源节点之间耦合电容。

在另一实施例中，公开了一种用于改善在多个分支中配置的相位内插器的线性度的装备。该装备包括：用于在相应的多个分支处接收多个差分输入信号的装置，每个分支包括差分源耦晶体管对，并且每个差分输入信号具有所指派相位，其中源耦晶体管的源极端子被连接以形成源节点；用于通过控制流经每个分支的源节点的电流量来在该多个差分输入信号的所指派相位之间进行内插的装置；以及用于在该多个分支中的毗邻分支对的源节点之间耦合电容的装置。

本发明的其它特征和优点将从通过示例解说本发明的诸方面的本描述而变得明了。

附图简述

本发明的细节(就其结构和操作两者而言)可通过研究所附的附图来部分收集，其中类似的附图标记指代类似的部分，并且其中：

图1在代表性传递函数中解说了相位内插器的非线性；

图2是示出具有彼此异相90度的四个输入信号(In₁₊、In₂₊、In₃₊、In₄₊)的典型相位内插器的功能框图；

图3是根据一个实施例的在电流编码方案中配置的相位内插器的示意图；

图4是被配置为具有数目n个开关和单位(unit)电流源的n位电流源的尾电流源；

图5解说了电流编码方案的输出相位传递函数。

图6是根据一个实施例的在使用电容性元件的电流编码方案中配置的相位内插器的示意图；