[发明专利]使用感测电路执行逻辑操作的方法和设备

说明书

本发明包含与使用感测电路执行逻辑操作有关的设备及方法。实例性设备包括存储器单元阵列及经由感测线耦合到所述存储器单元阵列的感测电路。所述感测电路经配置以将所述感测线上对应于第一逻辑数据值的电压感测为与逻辑函数的第二操作数相关联的电压，所述第一逻辑数据值部分地由读取所述存储器单元阵列的与所述逻辑函数的第一操作数相关联的第一存储器单元产生。

技术领域

本发明一般来说涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行逻辑操作有关的设备及方法。

背景技术

存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它。非易失性存储器可通过在未被供电时保持所存储数据而提供持久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)以及其它。

电子系统通常包含可检索及执行指令且将所执行指令的结果存储到适合位置的若干个处理资源(例如，一或多个处理器)。处理器可包括(举例来说)可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR逻辑操作及反转(例如，求反)逻辑操作而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及/或组合逻辑块。举例来说，功能单元电路(FUC)可用于经由若干个逻辑操作对操作数执行例如加法、减法、乘法及/或除法的算数操作。

在将指令提供到FUC以用于执行时可涉及电子系统中的若干个组件。可(例如)由例如控制器及/或主机处理器等处理资源产生所述指令。数据(例如，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从存储器阵列检索指令及/或数据且在FUC开始对数据执行指令之前对指令及/或数据进行定序及/或缓冲。此外，由于可通过FUC在一或多个时钟循环中执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。

在许多情况中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部，且可经由处理资源与存储器阵列之间的总线存取数据以执行指令集。可改善存储器内处理器(PIM)装置的处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器，此可节省处理时间及电力。然而，此些PIM装置可具有各种缺点，例如芯片大小被增加。此外，此些PIM装置仍可消耗与执行逻辑操作(例如，计算函数)相关联的不合意的电力量。

附图说明

图1是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。

图2是图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。

图3是图解说明根据本发明的若干个实施例的感测电路的示意图。

图4图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。

图5图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。

图6是图解说明根据本发明的若干个实施例的感测电路的示意图。

图7是图解说明根据本发明的若干个实施例的感测电路的示意图。

图8是图解说明根据本发明的若干个实施例的感测电路的示意图。

图9图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。