[实用新型]一种可级联的波控机及波控机系统

权利要求书

1.一种可级联的波控机，其特征在于：包括FPGA模块和信号处理模块，所述FPGA模块包括通信模块、配相计算模块和TR组件控制模块，通信模块的输入端连接信号处理机的输出端，通信模块的输入/输出端连接信号处理模块的输入/输出端，信号处理模块的输出端连接配相计算模块的输入端，配相计算模块的输出端连接TR组件控制模块的输入端，TR组件控制模块控制连接TR组件。

2.如权利要求1所述的一种可级联的波控机，其特征在于：所述通信模块采用以太网模块和/或UART模块，以太网模块的输入端连接信号处理机的输出端，以太网模块的输入/输出端连接信号处理模块的输入/输出端，UART模块的输入端连接信号处理机的输出端，UART模块的输入/输出端连接信号处理模块的输入/输出端。

3.如权利要求2所述的一种可级联的波控机，其特征在于：UART模块包括UART单字节接收单元、FIFO缓冲单元和UART单字节发送单元，UART单字节接收单元的输入端包括复位信号输入端、接收时钟输入端、接收串行数据流输入端及通信协议设置字输入端，UART单字节接收单元的输出端包括单字节中断标志输出端和8位并行接收数据输出端；

FIFO缓冲单元的输入端包括复位信号输入端、接收时钟输入端、单字节中断标志输入端、8位并行接收数据输入端和DSP读信号输入端，输出端包括FIFO满中断信号输出端和缓存控制指令输出端；

UART单字节发送单元的输入端包括复位信号输入端、发送时钟输入端、8位并行发送数据输入端和通信协议设置字输入端，输出信号为发送串行数据流；

UART单字节接收单元的单字节中断标志输出端连接FIFO缓冲单元的单字节中断标志输入端，UART单字节接收单元的8位并行接收数据输出端连接FIFO缓冲单元的8位并行接收数据输入端，FIFO缓冲单元的缓存控制指令输出端连接UART单字节发送单元的8位并行发送数据输入端，UART单字节发送单元的输出端连接信号处理模块的输入端，UART单字节发送单元的8位并行发送数据输入端还连接信号处理模块的输出端。

4.如权利要求1所述的一种可级联的波控机，其特征在于：所述信号处理模块采用DSP，DSP的输入/输出端通过EMIF总线连接通信模块的输入/输出端。

5.如权利要求4所述的一种可级联的波控机，其特征在于：还包括电源模块，所述电源模块包括1片LTM8023芯片、一片TPS70445芯片、两片LTM8023芯片、两片LTM8023芯片、一片LTM8023芯片和6片LTM4613芯片，所述1片LTM8023芯片和一片TPS70445芯片分别与信号处理模块相连，两片LTM8023芯片分别与配相计算模块相连，两片LTM8023芯片分别与以太网模块相连，一片LTM8023芯片和6片LTM4613芯片分别与TR组件相连。

6.如权利要求5所述的一种可级联的波控机，其特征在于：所述FPGA内还设置有电源控制模块，电源控制模块控制连接电源模块。

7.一种利用权利要求1至权利要求6任一项所述的波控机组成的波控机系统，其特征在于：包括n台波控机，其中，第一台波控机的通信模块的输出端连接第二台波控机的通信模块的输入端，第二台波控机的通信模块的输出端连接第三台波控机的通信模块的输入端，以此类推，第n-1台波控机的通信模块的输出端连接第n台波控机的输入端，n=2,3，……。