[实用新型]一种大功率金属单列直插封装对称晶体管

说明书

技术领域

本实用新型属于半导体技术领域，具体的是一种大功率金属单列直插封装对称晶体管。

背景技术　

通常，集成电路包含形成在衬底上的NMOS(η型金属-氧化物-半导体)晶体管和PMOS(P型金属-氧化物-半导体）晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。

美国专利申请No.20100038685Α公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。对已经形成了栅极电介质和栅极的半导体衬底进行硅注入，从而形成非晶区域。对该半导体衬底进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，从而形成了位错。

实用新型内容

本实用新型的目的是为了解决上述问题，提出一种大功率金属单列直插封装对称晶体管。

一种大功率金属单列直插封装对称晶体管，包括衬底、发光层、渐变层以及NPN和PNP结构，NPN结构与PNP结构对称排列在衬底上，NPN的三极管的集电极与PNP的三极管的基极连接在一起，NPN三级管的基极与PNP三极管的发射极连接在一起，而NPN三极管的发射极与PNP三极管的集电极连接在一起；衬底为无机非金属材料衬底；硅衬底设有凹槽，所述发光层形成于NPN和PNP结构之上，所述渐变层为氮化铟铝镓渐变层，形成于发光层之上。

所述对称晶体管还包括形成在所述衬底上的栅极电介质；形成在所述栅极电介质上的栅极；位于所述衬底中、且分别在所述栅极两侧的源区和漏区，其中至少所述源区和漏区之一包含至少两个位错，其中源区包含第一数量的位错，漏区包含第二数量的位错，所述第一数量不同于第二数量；进一步包括位于所述源区和漏区上方的半导体层，该半导体层使得所述位错不暴露于自由表面；其中源区和漏区中每一个具有至少两组位错，且其中每组包含两个位错；其中所述位错对沟道区施加拉应力，使得所述沟道区的电子迁移率增加。

所述氮化铟铝镓渐变层的厚度为25nm。

所述对称晶体管的第一引线11-1；具有控制输入端且一端与上述第1引线11-1相连的第1开关手段Q1；与上述第1开关手段Q1的控制输入端相连的第二引线BU；与上述第1开关手段Q1的另一端相连的第3引线U；具有控制输入端且一端与上述第1引线11-1相连的第2开关手段Q2；与上述第2开关手段Q2的控制输入端相连的第4引线BV；与上述第2开关手段Q2的另一端相连的第5引线V；具有控制输入端且一端与上述第1引线11-1相连的第3开关手段Q3；与上述第3开关手段Q3的控制输入端相连的第6引线BW；与上述第3开关手段Q3的另一端相连的第7引线W；具有控制输入端且一端与上述第3引线U相连的第4开关手段Q4；与上述第4开关手段Q4的控制输入端相连的第8引线BX；具有控制输入端且一端与上述第5引线V相连的第5开关手段Q5；与上述第5开关手段Q5的控制输入端相连的第9引线BY；具有控制输入端且一端与上述第7引线W相连的第6开关手段Q6；与上述第6开关手段Q6的控制输入端相连的第10引线BZ；与上述第4至第6开关手段Q4～Q6的另一端相连的第11引线11-2；封装有上述第1至第6开关手段Q1～Q6和上述第1～第11引线11-1，BU，U，BV，V，BW，W，BX，BY，BZ，11-2的内引线部分的SIP型组件14；且上述第8引线BX，第9引线BY，第10引线BZ和第11引线11-2相邻配置。

所述无机非金属材料衬底由碳、碳化硅、氮化硅、氧化铝和硅复合而成，所述衬底由外而内共有5层，分别是硅层、氮化硅层、碳化硅层、碳层和氧化铝基体层，每层的厚度为0.5-3mm。

根据本实用新型的晶体管由于在源/漏区具有更多的位错，因此作用在沟道区的拉应力得到增强，沟道区的电子迁移率也得以进一步增加。

附图说明

图1是根据本实用新型的一个实施例的晶体管的横截面示意图；

图2是衬底的结构示意图。

其中，1是衬底；2是栅极电解质；3是发光层；4是渐变层；5是NPN和PNP结构；6是导电层；7是绝缘；11是硅层；12是氮化硅层；13是碳化硅层；14是碳层；15是氧化铝基体层。

具体实施方式