[实用新型]一种与DDR3和DDR3L内存兼容的电路

权利要求书

1.一种与DDR3和DDR3L内存兼容的电路，其包括主控芯片电路，内存条供电电路，其特征在于：所述的主控芯片电路与内存条供电电路之间设置有用于将1.5V内存条与1.35V内存条之间切换的内存供电电压反馈配置电路。

2.根据权利要求1所述的一种与DDR3和DDR3L内存兼容的电路，其特征在于，所述内存供电电压反馈配置电路包括MOS管Q1，MOS管Q2,MOS管Q3，电容C1；连接于MOS管Q2引脚2端与MOS管Q3引脚3端之间的电阻R4，MOS管Q3引脚2端接地，连接于MOS管Q3引脚3端上电阻R3，该电阻R3另一端接地，连接于MOS管Q3引脚3端与电阻R3之间的内存供电电压反馈配置信号端，连接于内存供电电压反馈配置信号端上的电阻R5，该电阻R5另一端接地；连接于MOS管Q1引脚3端上的电阻R2，所述MOS管Q2引脚1端与MOS管Q3引脚1端的形成的共有端，此共有端连接于MOS管Q3引脚1端与电阻R2之间，该电阻R2另一端接电压VCC3；MOS管Q3引脚2端接地；连接于MOS管Q3引脚1端上的电阻R1，该电阻R1另一端连接有主控芯片电路输出控制信号端；所述的电容C1连接于MOS管Q1引脚1端与电阻R1之间的，该电容C1另一端接地；当主控芯片电路输出控制信号端为高电平，通过电阻R1，电容C1延时，将MOS管Q1导通，MOS管Q2，MOS管Q3截止；此时电阻R3与电阻R5串联，VCC_DDR通过电阻R3，电阻R5分压得到VSET_FB信号给到电源芯片电路，电源芯片电路根据VSET_FB调整内存供电为1.5V的DDR3内存条的支持；当主控芯片电路输出控制信号端低电平，通过电阻R1，电容C1延时，将MOS管Q1截止，MOS管Q2，MOS管Q3导通，此时电阻R4与电阻R5并联，再与电阻R3串联，VCC_DDR通过电阻R3，电阻R4与电阻R5并联后分压得到VSET_FB信号给到电源芯片电路，电源芯片电路根据VSET_FB调整内存供电为1.35V的DDR3L内存条的支持。

3.根据权利要求1所述的一种与DDR3和DDR3L内存兼容的电路，其特征在于，所述主控芯片电路包括芯片U1，电阻R6，电容C5，电容C6；电阻R6一端与芯片U1相互连接；电容C6一端与芯片U1相互连接，电阻R6与电容C6共有一端，电容C6另一端接地；所述的电阻R6另一端与电容C5一端连接，该电容C5另一端接地。

4.根据权利要求1所述的一种与DDR3和DDR3L内存兼容的电路，其特征在于，所述内存条供电电路包括芯片U2，电阻R7，电阻R8，电阻R9，电阻R10，电容C2，电容C3，电容C4，电容C7，电感L1；所述的电阻R7一端与芯片U2连接，电阻R7另一端接5VSB端，电阻R8另一端接地；所述的电阻R9一端与芯片U2连接，电阻R9另一端与电容C3一端连接，所述的电容C2另一端接地；电容C3另一端接地；电感L1一端与芯片U2连接，所述的电容C4，电容C7,电阻R10并联连接之后，与电感L1另一端连接。