[实用新型]基于FPGA器件构建的BP神经网络

说明书

技术领域

本实用新型涉及BP神经网络结构技术领域，尤其涉及基于FPGA器件构建的BP神经网络。

背景技术

FPGA器件以其可重配置、并行分布式的特性，被认为是实现硬件神经网络的合适平台，而在此类器件上实现神经网络，仍然面临着乘法器、非线性激活函数耗占硬件面积大的问题、神经元突触连接占用大量互联资源、扇入扇出大的问题等诸多问题。

神经网络中神经元数量的增加将导致突触连接数量的非线性增长。例如一个2层前馈全互联神经网络，每一层有m个神经元，那么就有m2个突触连接，随着m的增加呈非线性增长的趋势，将会导致FPGA不能容纳大量的突触连接，成为限制基于FPGA实现神经网络的重要因素。

目前FPGA上实现神经元互联通常采用对角线、分段或分级2维路由结构，其路由转换需求随着神经元的增加非线性增长。国外学者研究了若干路由优化方法和拓扑结构试图改善FPGA路由的延迟和性能。近年来，网络概念被用来解决片上系统的连接问题，片上网络拓扑和路由框架被提出。采用片上网络的主要优点在于其可伸缩性连接，可以使用少量的器件互联资源实现大量的连接。

目前，最常见的互联结构是仲裁共享总线，其优点是技术简单，占用面积少、可扩展。然而，共享总线结构实质上是一种串行通信，对于神经网络互联的实现而言，两层之间的通信是一种多组信号并行通信，使用共享总线势必降低通信效率；另外，相对较长的总线会导致传输延时显著增加，可能导致系统失效。

实用新型内容

本实用新型所要解决的技术问题是提供一种基于FPGA器件构建的BP神经网络，将整个神经网络的计算简化为神经元的乘累加模块、激活函数模块和反向误差计算单元，所构成的BP神经网络层内的计算是并行执行的，每个乘累加模块对应一个神经元，完成对神经元的各连接的依次计算，缩短计算进程，简化网络结构，减小硬件耗占面积。

为解决上述技术问题，本实用新型所采取的技术方案是：一种基于FPGA器件构建的BP神经网络，包括样本数据输入存储器、地址发生器、隐层输出存储器和与神经元数量相同的计算单元，所述计算单元包括单元输入存储器、两套并列的数据选择器、乘累加模块、激活函数模块和反向误差计算模块，两套数据选择器输出结果给对应的乘累加模块，其中一套数据选择器与样本数据输入存储器通信，另一套数据选择器与单元输入存储器通信，单元输入存储器与样本数据输入存储器通信，地址发生器分别与每套计算单元的单元输入存储器通信，所述每套计算单元的激活函数模块均与隐层输出存储器通信，每套计算单元的激活函数模块还与该计算单元的反向误差计算模块通信，反向误差计算模块将计算结果传递给对应计算单元的激活函数模块和单元输入存储器，反向误差计算模块的计算结果还传递给与样本数据出入存储器通信的数据选择器。

所述乘累加模块为基于Booth算法的乘法器，乘法器包括部分积生成器、部分积压缩器和加法器阵列，所述部分积生成器输出数据给部分积压缩器，部分积压缩器输出数据给加法器阵列，加法器阵列输出最终数据。

所述激活函数模块采用STAM算法实现。

所述反向误差计算模块包括减法器、权值调整模块、输出层权值存储器、两套数据选择器和乘法器，减法器输入理想值和实际值，乘法器输出结果分别传递给权值调整模块和一套数据选择器，输出层权值存储器输出数据给对应计算单元的乘累加模块，对应计算单元的乘累加模块输出数据给其中一套数据选择器，减法器计算结果传递给权值调整模块和另外一套数据选择器，两套数据选择器分别输入需要做乘法运算的数据。

采用上述技术方案所产生的有益效果在于：通过将整个神经网络的计算简化为神经元的乘累加模块、激活函数模块和反向误差计算单元，所构成的BP神经网络层内的计算是并行执行的，每个乘累加模块对应一个神经元，完成对神经元的各连接的依次计算，缩短计算进程，简化网络结构，减小硬件耗占面积。

附图说明

图1是本实用新型结构图；

图2是反向误差计算单元结构图；

图3是乘累加模块结构图；

图4是部分积生成器框图；

图5是部分积生成器的倍数信号生成电路结构图；

图6是部分积生成器各信号生产电路结构图；

图7是激活函数模块结构图；

在附图中：MUX；数据选择器；MAX；乘累加模块；F：激活函数模块；E：反向误差计算模块；RAM：存储器；。

具体实施方式