[实用新型]一种用于流水线视觉检测分选系统的剔料延时电路有效

专利信息
申请号: 201520736472.3 申请日: 2015-09-22
公开(公告)号: CN204967779U 公开(公告)日: 2016-01-13
发明(设计)人: 黄大骏 申请(专利权)人: 安徽省科亿信息科技有限公司
主分类号: H03K17/28 分类号: H03K17/28;B07C5/34;B07C5/36
代理公司: 合肥天明专利事务所 34115 代理人: 宋倩
地址: 230088 安徽省合肥市*** 国省代码: 安徽;34
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摘要:
搜索关键词: 一种 用于 流水线 视觉 检测 分选 系统 延时 电路
【说明书】:

技术领域

实用新型涉及视觉检测分选技术领域,具体是一种用于流水线视觉检测分选系统的剔料延时电路。

背景技术

基于流水线的视觉检测分选系统通常由流水线输送带、触发器、相机(包含光源,相机和光源通常配合使用,可作为一个逻辑整体)、剔料装置、控制主机等组成。触发器、相机和剔料装置在控制主机的有机配合下完成待检物料的定位、拍照、剔料等功能。

具体来说,控制主机将触发器的触发信号延时Delay1,控制相机及其光源的触发,使之对流水线上的物料准确成像;控制主机再根据物料图像的判定结果将触发信号延时Delay2,并使能剔料装置将物料中的残次品准确分选剔除。

传统的流水线视觉检测分选系统,触发器、相机和剔料装置之间的逻辑关系相对固定,不能灵活适应客户不断提出的新的检测需求,不能对新增加的剔料工位进行灵活配置和灵活扩容。因此,有必要设计一种剔料延时电路,以解决这一灵活性问题。

实用新型内容

本实用新型的目的在于提供一种用于流水线视觉检测分选系统的剔料延时电路,实现剔料工位的灵活配置和扩容。

本实用新型的技术方案为:

一种用于流水线视觉检测分选系统的剔料延时电路,该电路包括触发信号选择器、延时生成器、ID生成器、延时ID生成器、真双端口RAM、定时器、NG_ID寄存器、NG标识电路、第一比较器、第二比较器和与门电路;所述触发信号选择器的输入端口连接若干触发器的触发输出端口,所述触发信号选择器的输出端口连接ID生成器的输入端口,所述延时生成器和ID生成器的输出端口分别连接真双端口RAM的第一写端口,所述延时ID生成器的输出端口连接真双端口RAM的第一读端口;

所述NG_ID寄存器的输出端口分别连接真双端口RAM的第二写端口和第二读端口,所述NG标识电路的输入端口连接真双端口RAM的第二读端口,所述NG标识电路的输出端口连接真双端口RAM的第二写端口;所述第一比较器的输入端口分别连接定时器的输出端口和真双端口RAM的第一读端口,所述第二比较器的输入端口分别连接NG标识电路的输出端口和真双端口RAM的第一读端口,所述与门电路的输入端口分别连接第一比较器和第二比较器的输出端口,所述与门电路的输出端口连接剔料装置的触发使能端口。

所述的用于流水线视觉检测分选系统的剔料延时电路,所述触发信号选择器包括多路选择器和剔料装置配置寄存器,所述多路选择器的输入端口连接若干触发器的触发输出端口,所述多路选择器的输出端口连接ID生成器的输入端口,所述剔料装置配置寄存器的输出端口连接多路选择器的输入端口。

所述的用于流水线视觉检测分选系统的剔料延时电路,所述延时生成器包括延时寄存器和加法器,所述延时寄存器的输出端口连接加法器的输入端口,所述加法器的输入端口还连接定时器的输出端口,所述加法器的输出端口连接真双端口RAM的第一写端口。

所述的用于流水线视觉检测分选系统的剔料延时电路,所述ID生成器和延时ID生成器均采用累加器。

所述的用于流水线视觉检测分选系统的剔料延时电路,所述NG标识电路采用或门电路。

由上述技术方案可知,本实用新型打破了传统流水线视觉检测分选系统中触发器与剔料装置之间单一固定的逻辑关系,增强了剔料装置配置的灵活性,从而实现了剔料工位的灵活配置和扩容。

附图说明

图1是本实用新型具体实施例的结构示意图。

具体实施方式

下面结合附图和具体实施例进一步说明本实用新型。

如图1中虚线框内所示,一种用于流水线视觉检测分选系统的剔料延时电路,包括剔料装置配置寄存器1、多路选择器2、延时寄存器3、加法器4、定时器5、第一累加器6、第二累加器7、真双端口RAM8、NG_ID寄存器9、NG标识电路10、第一比较器11、第二比较器12和与门电路13。真双端口RAM8具有两个写端口和两个读端口。

剔料装置配置寄存器1的输出端口与多路选择器2的输入端口连接,多路选择器2的输入端口与若干触发器0的触发输出端口连接。延时寄存器3的输出端口与加法器4的输入端口连接。定时器5的输出端口与加法器4的输入端口连接,加法器4的输出端口与真双端口RAM8的第一写端口连接。第一累加器6的输入端口与多路选择器2的输出端口连接,第一累加器6的输出端口与真双端口RAM8的第一写端口连接。第二累加器7的输出端口与真双端口RAM8的第一读端口连接。

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