[实用新型]基于数字多载波合成230MHz电力专网通信系统中频处理单元有效

专利信息
申请号: 201520644535.2 申请日: 2015-08-25
公开(公告)号: CN204886946U 公开(公告)日: 2015-12-16
发明(设计)人: 杨瑞鸣;刘华强;颜庭乔;李倩 申请(专利权)人: 南京新联电子股份有限公司
主分类号: H04B1/40 分类号: H04B1/40
代理公司: 南京君陶专利商标代理有限公司 32215 代理人: 沈根水
地址: 211111 江苏省南*** 国省代码: 江苏;32
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摘要:
搜索关键词: 基于 数字 载波 合成 230 mhz 电力 网通 系统 中频 处理 单元
【说明书】:

技术领域

本实用新型涉及的是一种基于数字多载波合成230MHz电力专网通信系统中频处理单元,属于电力用户用电信息采集系统通信组网技术领域。

背景技术

目前,国内230M专网通信基站中频处理单元采用的是单通道单载波通信,每路载波由信号处理单元和射频单元组成。随着用电信息采集系统采集数据的不断深化应用,对通信基站体积、成本、功耗、线性化有了更高的要求,原有的单通道单载波中频处理单元已满足不了系统的需求。需要实现高线性、自适应预失真的数字多载波中频处理单元。

发明内容

本实用新型提出的是一种基于数字多载波合成230MHz电力专网通信系统中频处理单元,其目的旨在克服基于FPGA数字变频技术中频处理单元进行多载波通信时,需要多块中频处理单元以及指标不一致等问题。通过增加DPD算法单元,减小硬件体积,实现一路中频处理单元处理多载波通信的目标。

本实用新型的技术解决方案:基于数字多载波合成230MHz电力专网通信系统中频处理单元,其特征包括:基带上变频单元、I路中频合路器、Q路中频合路器、第一CFR单元、第一DPD单元、第二CFR单元、第二DPD单元、下变频单元;

其中基带上变频单元第一信号输出端与I路中频合路器信号输入端相接;I路中频合路器信号输出端与第一CFR单元信号输入端相接;第一CFR输出信号与第一DPD单元第一输入信号相接;第一DPD单元信号输出端与第一D/A信号输入端相接;第一DPD第二信号输入端与第一A/D第一信号输出端相接;

基带上变频单元第二信号输出端与Q路中频合路器信号输入端相接;Q路中频合路器信号输出端与第二CFR单元信号输入端相接;第二CFR输出信号与第二DPD单元第一输入信号相接;第二DPD单元信号输出端与第二D/A信号输入端相接;第二DPD第二信号输入端与第一A/D第二信号输出端相接;第一A/D第三信号输出端与下变频单元的信号输入端相接。

本实用新型的优点:由于采用DPD技术,支持更宽的调制带宽,能够处理含多载波信号,使得多载波通信基站体积、功耗、成本大大减小,解决了原有数字中频处理单元在实现多载波通信时出现的体积过大、参数不一致等问题。采用DPD技术,通过增加一路非线性信号补偿功率放大器的非线性,实现一路中频处理单元对应多路载波信号,减小了体积,节约了成本。

附图说明

图1是基于数字多载波合成技术的230MHz电力专网通信系统中频处理单元

结构示意图。

图2是多载波合成技术数字中频处理单元的基带上变频单元结构图。

图3是多载波合成技术数字中频处理单元的I路中频合路器结构图。

图4是多载波合成技术数字中频处理单元的Q路中频合路器结构图。

图5是多载波合成技术数字中频处理单元的CFR算法单元结构图。

图6是多载波合成技术数字中频处理单元的DPD算法单元结构图。

图7是多载波合成技术数字中频处理单元的下变频结构图。

具体实施方式

对照图1,基于FPGA数字变频技术的230MHz电力专网通信系统中频处理单元,其结构包括基带上变频单元、I路中频合路器、Q路中频合路器、CFR单元、DPD单元、下变频单元;其中基带上变频单元输入与DSP输出信号相接;基带上变频单元第一输出信号与I路中频合路器输入相接;基带上变频单元第二输出信号与Q路中频合路器输入相接;I路中频合路器输出信号与CFR单元输入信号相接;Q路中频合路器输出信号与CFR输入信号相接;CFR输出信号与DPD单元第一输入信号相接;DPD单元输出信号与D/A输入信号相接;DPD第二输入信号相接;下变频输入信号与A/D输出信号相接;下变频输出单元与DSP基带处理单元相接。

对照图2,基带上变频处理单元,其结构包括高倍内插器、数字调制、数字乘法器、DDS信号发生器。基带信号经由高倍内插值单元分频,分频后信号进行数字调制、经过调制后的基带信号与DDS产生的本振信号(产生正交信号)进行混频、输出I、Q路信号。

对照图3,I路中频合路器,其结构包括数字加法器。来自基带上变频的I路信号经过数字加法器之后合路,送至CFR单元进行算法处理。

对照图4,Q路中频合路器,其结构包括数字加法器。来自基带上变频的Q路信号经过数字加法器之后合路,送至CFR单元进行算法处理。

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