[实用新型]基于FPGA测频电路的压控低通滤波器

权利要求书

1.一种基于FPGA测频电路的压控低通滤波器，其特征在于，包括依次相连接的放大电路（1）、限幅电路（2）、整形电路（3）、FPGA测频电路（4）、D/A转换电路（5）和低通滤波电路（6）。

2.根据权利要求1所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的放大电路（1）包括第一芯片U1，第一芯片U1采用电流反馈型运算放大器AD811；第一芯片U1的第2脚分别与第一电阻R1的一端和第二电阻R2的一端相连接，第二电阻R2的另一端接第一芯片U1的第6脚，第一电阻R1的另一端接输入信号V_in；第一芯片U1的第7脚分别接第一电容C1的一端和正电源+V_S；第一芯片U1的第4脚分别与第二电容C2的一端和负电源-V_S相连接，第一芯片U1的第3脚、第一电容C1的另一端和第二电容C2的另一端均接地；第一芯片U1的第6脚为输出端V₁。

3.根据权利要求2所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的限幅电路（2）包括第三电阻R3，第三电阻R3的一端接接第一芯片U1的第6脚；第三电阻R3的另一端分别与第一二极管D1的正向端、第二二极管D2的反向端以及第四电阻R4的一端相连接；第一二极管D1的反向端接第一电源E1的正极、第二二极管D2的正向端接第二电源E2的负极，第一电源E1的负极、第二电源E2的正极和第四电阻R4的另一端均接地；第一电源E1和第二电源E2均为5V电源；第四电阻R4两端为限幅后信号的输出端V₂，该输出端V₂与整形电路（3）相连接。

4.根据权利要求3所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的整形电路（3）包括第二芯片U2，第二芯片U2采用高速电压比较器MAX903；第二芯片U2的第1脚分别与+5V电源和第三电容C3的一端相连接，第三电容C3的另一端接地；第二芯片U2的第2脚接第四电阻R4的输出端V₂；第二芯片U2的第3脚分别与第五电阻R5的一端、第七电容C7的一端和第六电阻R6的一端相连，第二芯片U2的第4脚分别接-5V电源和第四电容C4的一端，第四电容C4的另一端、第六电阻R6的另一端、第七电容C7另一端和第六电容C6一端均接地，第六电容C6的另一端和第五电阻R5的另一端均接参考电压端Ve；第二芯片U2的第5脚接+5V电源；第二芯片U2的第6脚接地；第二芯片U2的第7脚为整形后脉冲信号输出端Vo，该脉冲信号输出端Vo接FPGA测频电路（4）；第二芯片U2的第8脚分别与+5V电源和第五电容C5的一端相连接，第五电容C5的另一端接地。

5.根据权利要求4所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的FPGA测频电路（4）采用芯片EP2C20F484C8N，芯片EP2C20F484C8N的P3.5端口与脉冲信号输出端Vo相连接，芯片EP2C20F484C8N与D/A转换电路（5）相连接。

6.根据权利要求5所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的D/A转换电路（5）包括第三芯片U3，第三芯片U3采用TLC5618芯片，第三芯片U3的第1脚接芯片EP2C20F484C8N的P2.0端口，第三芯片U3的第2脚接芯片EP2C20F484C8N的P2.1端口，第三芯片U3的第3脚接芯片EP2C20F484C8N的P2.2端口，第三芯片U3的第4脚悬空；第三芯片U3的第5脚接第八电容C8的一端，第八电容C8的另一端接第三芯片U3的第8脚，第三芯片U3的第6脚分别与第七电阻R7的一端和第八电阻R8的一端相连接，第七电阻R7的另一端接+5V电源，第八电阻R8的另一端接地；第三芯片U3的第7脚与低通滤波电路6相连接。

7.根据权利要求6所述的基于FPGA测频电路的压控低通滤波器，其特征在于，所述的低通滤波电路（6）包括第一网络电阻B1，第一网络电阻B1的一端接输入信号V_in，第一网络电阻B1的另一端分别与第八芯片U8的第2脚、第二网络电阻B2的一端、第十电容C10的一端以及第三网络电阻B3的一端相连接，第八芯片U8的第3脚接地，第八芯片U8的第4脚接+5V电源，第八芯片U8的第7脚接-5V电源，第十电容C10的另一端、第二网络电阻B2的另一端和第八芯片U8的第6脚均与第五芯片U5的第7脚相连；第五芯片U5的第1脚和第8脚均接地，第五芯片U5的第3脚接-5V电源，第五芯片U5的第2脚分别与第四芯片U4的第5脚和第九电阻R9的一端相连，第九电阻R9的另一端和第四芯片U4的第4脚分别与第十电阻R10的一端相接，第十电阻R10的另一端接地；第四芯片U4的第1脚和第8脚均接地，第四芯片U4的第3脚接-5V电源，第四芯片U4的第2脚和第7脚均接第三芯片U3的第7脚，；第五芯片U5的第6脚接+5V电源，第五芯片U5的第5脚分别与第十一电阻R11的一端和第四网络电阻B4的一端相连接，第十一电阻R11的另一端和第五芯片U5的第4脚分别与第十二电阻R12的一端相连接，第十二电阻R12的另一端接地；第四网络电阻B4的另一端分别与第九电容C9的一端和第六芯片U6的第2脚相连接，第六芯片U6的第3脚接地，第六芯片U6的第4脚接+5V电源，第六芯片U6的第7脚接-5V电源；第三网络电阻B3的另一端分别与第十四电阻R14的一端和第七芯片U7的第6脚相连接，第七芯片U7的第4脚接+5V电源，第七芯片U7的第7脚接-5V电源，第七芯片U7的第3脚接地，第七芯片U7的第2脚和第十四电阻R14的另一端分别与第十三电阻R13的一端相连接，第十三电阻R13的另一端、第九电容C9的另一端和第六芯片U6的第6脚均接滤波器的输出端Vout；第四芯片U4和第五芯片U5采用模拟乘法器AD835，第六芯片U6、第七芯片U7和第八芯片U8采用运算放大器OPA658。