[实用新型]降低起始电压及导通电阻的MOSFET组件

说明书

技术领域

本实用新型涉及一种MOSFET组件，具体地，涉及一种降低起始电压(Lowthresholdvoltage)及导通电阻的MOSFET组件。

背景技术

在传统功率MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor，金氧半场效晶体管)组件中，主要通过低参杂浓度和一定厚度的N型衬底区来提供组件足够的耐压能力，因此N型衬底区是主要的导通电阻来源，在SiC工艺中由于材料具有更高的临界崩溃电压，因此可以提高衬底参杂浓度及厚度来降低导通电阻，但是高衬底参杂浓度会造成组件空乏区分布特性的改变，为了抑止P井区的空乏区接触到N+source(源)区造成耐压能力的下降，在组件设计上需要提高P井区的参杂浓度和深度，但是这样的做法会大幅提高组件的起始电压和信道电阻。

如图1所示，传统高压MOSFET组件包括源极1、电介质层2、N+source(源)区3、多晶硅栅极4、栅极电介质层(gate-dielectric)5、漏极6、P井区7、N型外延区8。传统高压MOSFET组件中的耐压能力主要由相当厚度且轻参杂的N型衬底所提供，因此来自N型衬底区的电阻会是MOSFET组件的导通电阻的主要来源。

由于材料具有较高的临界崩溃电场特性，因此可以提高N型衬底的参杂浓度和降低厚度来获得足够的耐压能力，但是提高N型衬底的参杂浓度需要相对的提高P井区的浓度和深度来避免空乏区延伸至Source(源)区域造成耐压能力的下降，这样会提高组件导通的起始电压(thresholdvoltage)和通道电阻(channelresistance)。

实用新型内容

针对现有技术中的缺陷，本实用新型的目的是提供一种降低起始电压及导通电阻的MOSFET组件，其在提高N型衬底区的状况下，不需提高P井区的参杂浓度和深度，具有低导通电压和低导通电阻的特性。

根据本实用新型的一个方面，提供一种降低起始电压及导通电阻的MOSFET组，其特征在于，包括源极、电介质层、N+源区、多晶硅栅极、栅极电介质层、漏极、P井区、N型外延区、P型区域,电介质层位于源极和多晶硅栅极之间，N+源区位于栅极电介质层的侧面，栅极电介质层位于多晶硅栅极的外围，漏极位于N型外延区的下方，P型区域位于P井区内，P井区位于N+源区的下方。

优选地，所述栅极电介质层的底端和N型外延区之间设有P型植入区。

优选地，所述P型区域的长度大于N+源区的长度。

与现有技术相比，本实用新型具有如下的有益效果：本实用新型在提高N型衬底区的状况下，不需提高P井区的参杂浓度和深度，具有低导通电压和低导通电阻的特性。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显：

图1为传统高压MOSFET组件的结构示意图。

图2为本实用新型降低起始电压及导通电阻的MOSFET组件的结构示意图。

具体实施方式

下面结合具体实施例对本实用新型进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本实用新型，但不以任何形式限制本实用新型。应当指出的是，对本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进。这些都属于本实用新型的保护范围。

如图2所示，本实用新型降低起始电压及导通电阻的MOSFET组件包括源极1、电介质层2、N+source(源)区3、多晶硅栅极4、栅极电介质层(gate-dielectric)5、漏极6、P井区7、N型外延区8、P型区域9,电介质层2位于源极1和多晶硅栅极4之间，N+source(源)区3位于栅极电介质层(gate-dielectric)5的侧面，栅极电介质层(gate-dielectric)5位于多晶硅栅极4的外围，漏极6位于N型外延区8的下方，P型区域9位于P井区7内，P井区7位于N+source(源)区3的下方。所述P型区域的长度大于N+源区的长度，这样方便区分，另外大幅降低组件的导通电阻。

栅极电介质层(gate-dielectric)5的底端和N型外延区8之间设有P型植入区10。P型植入区10通过P型离子植入改变栅极下方电流分布来保护栅极下方栅极电介质层(gate-dielectric)，可以更进一步提升组件的可靠度。