[实用新型]一种与16位微处理器应用系统连接的定时器IP核

说明书

技术领域

本实用新型涉及一种与16位微处理器应用系统连接的定时器IP核，尤其涉及一种基于FPGA并行处理的特点，应用FPGA设计硬连接电路组成的能够与16位微处理器应用系统连接的定时器IP核。

背景技术

在大规模时间顺序控制或其它需要应用众多定时器的16位微处理器应用系统中，将使用大量的定时器，扩展定时器个数有三种实现方式：第一种方式是应用微处理器中的一个定时器的定时时间作为基准时间，采用定时中断方式编程，设置定时倍数变量，该定时倍数变量也是扩展定时器的标识变量，编程方法主要有2种，第1种方法是执行一次基准定时器中断服务函数定时倍数变量加1，并与设置的基准定时倍数值比较，如果定时倍数变量已达到设置的基准定时倍数值，对定时倍数变量清0，然后执行该扩展定时器定时时间到的程序；或专门设置一个扩展定时器的标识变量，当定时倍数变量已达到设置的基准定时倍数值时，对定时倍数变量清0，置1定时器的标识变量，在主函数的程序中判断该定时器的标识变量是否为“1”，如果是，则清0该定时器的标识变量，执行一次该扩展定时器定时时间到的处理函数；第二种方式是微处理器与定时器扩展芯片连接；

以上二种实现方式存在如下不足之处：

1．应用基准定时器的定时中断方法，CPU响应和退出基准定时器中断服务程序占用CPU运行时间；定时基准时间越小，比如1ms，定时器系统需要扩展的定时器越多，将占用CPU运行时间越长，对其它程序模块的执行速度产生严重的影响，定时精度不高；

2．第二种方式采用微处理器外扩专用定时器芯片，所需的定时器越多，外扩专用定时器芯片就越多，16位微处理器应用系统的电路规模就越大；

第三种方式是采用不可编程的硬件定时，其每个定时器用独立的硬件电路实现；采用这种方式实现定时功能，所需的定时器越多，电路规模就越大，且维护工作量大。

发明内容

本实用新型的目的在于充分应用FPGA的并行处理功能，提供一种与16位微处理器应用系统连接的基于FPGA的定时器IP核，定时器IP核内部有15个16位定时器，也可以应用14个16位定时器设置成为7个32位定时器，每个16位定时器或32位定时器输出溢出信号，能够编程设置门控信号控制定时器的工作，定时器的工作模式，选择十六种定时的分频倍数，该定时器IP核具有定时精度高、只需要经过初始化编程的一条命令设置每个定时器的工作运行方式，定时时间到产生定时溢出信号时，定时器IP核能够自动重新装载定时参数；定时过程不占用16位微处理器程序执行的时间，能够实现对数量多达15个16位定时器或1个16位定时器和7个32位定时器的定时与定时控制等优点，以克服已有定时方式实现技术所存在的不足。

为解决上述技术问题，本实用新型采取的技术方案是：一种与16位微处理器应用系统连接的定时器IP核，该定时器IP核包括数据输入输出与命令字分解存储控制模块，脉冲50分频器，定时处理控制模块，定时器溢出标志控制模块，输入门控选择控制模块；

所述数据输入输出与命令字分解存储控制模块与16位微处理器应用系统、定时处理控制模块、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述脉冲50分频器还与16位微处理器应用系统和定时处理控制模块连接；

所述定时处理控制模块还与16位微处理器应用系统、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述数据输入输出与命令字分解存储控制模块在输入的片选信号为低电平的条件下，如果写信号有效，按照16位微处理器应用系统给定的定时器或定时器命令字的地址，获得定时器命令字，16位定时器或32位定时器的定时参数，并按照定时器命令字分解成为定时参数、定时器编号、工作模式分频倍数编码和状态控制分别予以存储和输出，还输出写工作模式分频倍数编码信号、写状态控制信号和写定时器参数信号；如果读信号有效向16位微处理器应用系统传输定时器实时定时值；

所述脉冲50分频器对16位微处理器应用系统的时钟脉冲进行分频，其输出作为定时处理控制模块的定时器定时控制操作的基准时钟脉冲；