[实用新型]模拟量输入式合并单元的相位误差测试装置

说明书

技术领域

本实用新型涉及智能变电站技术领域，尤其涉及一种模拟量输入式合并单元的相位误差测试装置。

背景技术

合并单元作为在过程层中的智能装置，是整个数字化变电站的数据源头，它的精度、可靠性、稳定性对数字化变电站的运行起到了非常重要的作用。原有的合并单元现场测试方法需要断开模拟量输入和同步信号，将检测装置接入构成一个测试回路，改变了现场的接线结构，必须停电测试，严重影响了测试工作的开展。

实用新型内容

本实用新型所要解决的技术问题在于，提供一种模拟量输入式合并单元的相位误差测试装置及方法，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠。

为了解决上述技术问题，本实用新型提供了一种模拟量输入式合并单元的相位误差测试装置，包括：

功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC，所述SAR ADC也连接所述CPU。

实施本实用新型，具有如下有益效果：通过本实用新型实现了模拟量输入合并单元在非同步条件下相位误差的测试，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠，由硬件造成的相位值抖动误差在2分以内，提高了智能变电站检修水平。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型提供的模拟量输入式合并单元的相位误差测试装置的一个实施例的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1是本实用新型提供的模拟量输入式合并单元的相位误差测试装置的一个实施例的结构示意图，包括：功率源、网卡、FPGA芯片、SAR ADC(逐次逼近模数转换器)和CPU，功率源分别连接待测合并单元、SAR ADC和CPU，网卡分别连接待测合并单元和FPGA芯片，FPGA芯片还分别连接CPU和SARADC，SAR ADC也连接CPU。

本实用新型的工作原理为：

功率源向待测合并单元和SAR ADC发送模拟量。其中，功率源也可以是现场真是负荷，功率源的精度对整个测试的准确度没有影响，模拟量具体是电压、电流模拟信号。

待测合并单元将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU。其中，数字报文具体是IEC61850-9-2数字报文。待测合并单元发送IEC61850-9-2数字报文每秒钟(以合并单元内部的时钟为基准)发送4000个，报文序号从0到3999。报文中包含数字报文传输时刻与模拟量实际采样时刻相差称作额定延时，这个延迟时间是一个常数，值为N倍的采样间隔时间(N＝1,2,3…)。一般情况下，该常数为500，表示数字量传输时刻与模拟量实际采样时刻相差500us。

FPGA芯片对接收的数字报文解码，并向SAR ADC发送采样脉冲信号，从而实现同步采样。因此，待测合并单元与本发明之间不需要连接同步信号。具体的，FPGA芯片工作过程为：对数字报文解码，判断出数字报文的前导头、序号字段，并根据FPGA内芯片部时钟，当发现前一个包的序号为3999时，下一个包检测到前导头后，即序号为0的数字报文，它是待测合并单元在一秒钟内发送的第一个数字报文，获取当前数字报文的时标；向SAR ADC发送带有时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。一般情况下，数字报文的采样间隔平均值为250us。

SAR ADC根据采样脉冲信号对模拟量进行采样和模数转换，获得A/D报文，并发送至CPU。

CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。