[实用新型]多岛多芯片封装结构

说明书

技术领域

本实用新型涉及一种多岛多芯片封装结构，特别是涉及采用不在一个平面上的多个载片岛的多岛多芯片封装结构。

背景技术

目前，多岛多芯片封装结构都采用在一个平面上的多个载片岛，其封装结构请参照图1及图2。现有技术的多岛多芯片封装结构包含封装体11、两个载片岛12、两个芯片13及多个金属线14，其中封装体11还设置有多个引脚111，现有技术中两个载片岛12均保持于同一平面。如图1所示两个载片岛12保持于同一平面且高于封装体11内腔的下表面，这种封装结构能够满足低功耗芯片的要求；如图2所示两个载片岛12保持于同一平面且贴合于封装体11内腔的下表面，这种封装结构能够满足低电压、高功耗芯片的要求。但是由于多岛多芯片封装结构是基于芯片衬底不同电位而设计的。当多种芯片不同衬底电位相差大于400V时，又要求芯片处于高功耗散热时，图1和图2的封装结构都不能满足要求。图1的封装结构不能很好的散热。图2的封装结构满足了散热要求，但两个载片岛间在某一时间内存在很大的电位差大于400V，会造成与两个载片岛相连接的电路印制版铜线间打火。因此急需开发一种克服上述缺陷的多岛多芯片封装结构。

实用新型内容

本实用新型所要解决的技术问题是提供了一种多岛多芯片封装结构，包含：

一封装体，其上设置有多个引脚；

多个载片岛，设置于所述封装体内，且所述多个载片岛不在同一平面上；

多个芯片，分别装载于所述多个载片岛上，所述多个芯片电性连接于所述多个引脚。

上述的多岛多芯片封装结构，其中，所述多个载片岛中的至少一个载片岛贴合于所述封装体内腔的下表面，且电性连接于所述多个引脚中的至少一个。

上述的多岛多芯片封装结构，其中，所述多个芯片平面设置于所述多个载片岛的每一载片岛。

上述的多岛多芯片封装结构，其中，所述多个芯片堆栈设置于所述多个载片岛的每一载片岛上。

上述的多岛多芯片封装结构，其中，所述多个芯片电性连接于所述多个载片岛。

上述的多岛多芯片封装结构，其中，所述多个芯片之间电性连接。

上述的多岛多芯片封装结构，其中，所述封装体为一塑料封装体。

上述的多岛多芯片封装结构，其中，所述多个引脚设置于所述封装体的一侧边。

上述的多岛多芯片封装结构，其中，所述多个引脚设置于所述封装体对称两侧边。

上述的多岛多芯片封装结构，其中，所述多个引脚设置于所述封装体四侧边。

本实用新型的多岛多芯片封装结构相对于现有技术其有益效果在于，将多个载片岛设置在不同的平面，使相差很大电位的载片岛处于贴合于封装体内腔的下表面和不贴合于封装体内腔的下表面状态。不贴合于封装体内腔的下表面的载片岛通过金属线与引出脚连接，从而使多个载片岛相连接的电路印制版铜线拉开高电压间打火的安全距离。

附图说明

图1是现有技术的多岛多芯片封装结构示意图；

图2是现有技术的多岛多芯片封装结构示意图；

图3是本实用新型的多岛多芯片封装结构示意图；

图4是本实用新型的多岛多芯片封装结构连接示意图。

其中，附图标记

11、21：封装体

111、211：引脚

12、22：载片岛

13、23：芯片

14、24：金属线

具体实施方式

下面结合附图和具体实施例对本实用新型技术方案进行详细的描述，以更进一步了解本实用新型的目的、方案及功效，但并非用以限定本实用新型。以下实施例中的载片岛、芯片及引脚的数量仅为一实施方式，本实用新型并不以此为限。

请参照图3，图3是本实用新型的多岛多芯片封装结构示意图；图4是本实用新型的多岛多芯片封装结构连接示意图。如图3及图4所示，本实用新型的多岛多芯片封装结构包含：一个封装体21、两个载片岛22、两个芯片23以及多个金属线24；封装体21为一塑料封装体，封装体21对称的两侧分别设置有多个引脚211；两个载片岛22设置于封装体21内且两个载片岛22不在一个平面上；两个芯片23分别装载于两个载片岛22上，两个芯片23分别电性连接于多个引脚211。其中，两个芯片23与多个引脚211之间、两个芯片23之间及两个芯片23与两个载片岛22之间通过多个金属线24连接；两个载片岛22中的一个载片岛22贴合于封装体21内腔的下表面，且该载片岛22通过金属线24连接于多个引脚211中的至少一个。