[实用新型]一种基于等精度测量法的CPLD频率计

说明书

技术领域

本实用新型涉及一种基于等精度测量法实现的数字频率计，具体是一种采用CPLD控制器进行频率计数的频率计，属于测控技术领域。

背景技术

现有技术中数字频率计所采用的测量原理通常为测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为：fx＝Nx/Tg。测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为：fx＝fs/Ns。这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频法。显见的是，无论采用哪一种测量原理完成系统设计，所设计的频率计的应用范围都会受限，也即仪器的通用性不强。

在实现系统的硬件架构方面：无论是基于哪种测量原理实现测量，现有技术中数字频率计的设计通常存在两种不同的技术方案：以单片机为核心芯片进行测量，或者以可编程逻辑器件为核心进行测量。以为单片机为核心进行测量，由于单片机在逻辑运算、智能控制方面，具有较好的特性，因此系统软硬件设计都较简单，调试容易，但是由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提高受限。目前，采用较多的方案还是以可编程逻辑器件，也就是CPLD或者FPGA为控制核心实现测量，这种方式虽然系统工作稳定性高，测量精度高，但是采用CPLD进行测控也存在弊端：主要是CPLD在智能控制方面不够灵活，这就导致CPLD内部逻辑设计复杂度高，除了需要设计常规的计数单元外还需要设计测频控制模块，锁存器，显示译码等模块，特别是对测频控制模块的设计要求较高，因此增大了设计难度。

实用新型内容

针对现有技术存在的上述不足，本实用新型的目的是：怎样提供一种系统工作稳定性强，测量精度高，设计难度小，调试容易，并且可测频率范围广的CPLD频率计。

为了实现上述目的，本实用新型采用了以下的技术方案。一种基于等精度测量法的CPLD频率计，其特征在于：包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接：单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI；单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO；单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线记为时钟信号线SCLK；单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS；所述CPLD控制器包括第一可控计数器单元，第二可控计数单元和D触发器，可控分频单元，并串转换单元和串并转换单元，所述并串转换单元具有第一并行输入端，第二并行输入端和串行输出端；所述第一可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与CPLD控制器内部工作时钟信号端相连接，可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述从设备数据输入线SDI相连接；所述第二可控计数器单元的计数时钟端为被测信号输入端；所述D触发器的数据输入端与所述从设备数据输入线SDI相连接，D触发器的时钟输入端与第二可控计数器单元的计数时钟端相连接，D触发器的数据输出端与第一可控计数器单元的计数使能端相连接，D触发器的数据输出端还与第二可控计数器单元的计数使能端相连接；所述第一可控计数器单元的计数输出端与并串转换单元的第一并行输入端相连接，所述第二可控计数器单元的计数输出端与并串转换单元的第二并行输入端相连接，并串转换单元的串行输出端与与从设备数据输出线SDO相连接。

进一步的，所述CPLD控制器为EPM7032S芯片。