[实用新型]一种快速锁定微波频率源锁相电路及设备

说明书

技术领域

本实用新型涉及通信领域，特别涉及一种快速锁定微波频率源锁相电路及设备。

背景技术

随着电子设备的发展，电子系统对频率源提出了愈来愈高的要求，通过锁相技术得到高质量的微波频率综合发生器的微波锁相频率源技术也得到很大发展。

锁相坏(PLL)如图1所示：包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)，鉴相器(PD)把参考输入信号(XTAL)的相位与压控振荡器(VCO)信号的相位进行比较，由鉴相器(PD)将这两个输入信号的相位误差转换为误差电压，该电压由环路滤波器滤波后作为压控振荡器(VCO)的控制电压，控制电压改变压控振荡器(VCO)的输出频率，当闭环系统稳定后，压控振荡器(VCO)的输出频率即达到所需要的频率，完成输出频率与参考频率的锁定。当输出频率高于参考频率时，一般还需要在反馈支路增加分频器(N)，使得输入到PD的两路信号频率大致相等。同样，参考信号也可以使用一个分频器(R)，来获得较小的鉴相频率。

在微波频率综合器的所有技术指标中，相位噪声(Phase noise)和跳频时间是两项核心的指标。其中，跳频时间是指频率综合器从一个输出频率变换到另一个输出频率所需要的转换时间。一般说来，跳频时间越短的微波频率器件的性能越好；调频时间短的微波频率器件在雷达、跳频通讯、电子对抗等领域有非常大的应用空间，将微波频率器件的调频时间缩短是本领域专业技术人员一直努力研究的方向。

影响跳频时间的因素有很多，目前跳频时间最快的频率源架构是直接频率合成(DDS)，但是直接频率合成(DDS)也有自身的缺点，如：架构复杂、体积庞大、杂散高等，这些缺点限制了其在频率源领域的广泛应用。在采用锁相环架构的频率综合器，由于结构简单、体积小、成本低、相噪杂散指标好等优点，仍然是目前使用最多的频率综合器架构。

在锁相环架构中，跳频时间很难有精确地公式可以表达，一般给出经验公：

LT≈400Fc*(1-10*log|ΔF|)]]>

ΔF=FtFj]]>

其中，LT为跳频时间，Fc为环路带宽，Ft为频率容差，也就是与目标频率的差频，在大家认可的频差范围内，即认定频率源已经处于锁定状态。Fj为跳跃频率，即如从F1跳跃到目标频率F2，那么Fj＝F2-F1。

由上述公式可见，如果在Ft保持一定的情况下，要减小LT为跳频时间的值，需要尽量小的跳跃频率，尽量大的环路带宽。因此，人们在这两个方面采用了很多方法来努力解决锁相频率源的跳频时间。在提高环路带宽方面，采用了可变环路带宽来兼顾跳频时间和锁定后相噪指标的矛盾。在减小跳频频率方面，采用了预置电压来预置压控振荡器(VCO)的目标频率，使其输出频率逼近最终锁定频率，使得锁相环处于快速捕捉带内，减小锁定时间。

现有的技术方案主要是采用一个压控振荡器(VCO)辅助调谐电路，其主要的工作原理可以如图2所示。其主要工作原理是先通过已知的目标频率信息，结合压控振荡器(VCO)特性，计算出大致的调谐电压，通过压控振荡器(VCO)粗调谐电路加在压控振荡器(VCO)调谐段，使得压控振荡器(VCO)快速预置到目标频率附近，然后再将电路切换到锁相环电路，达到减小跳频频差的目的，减小跳频时间。