[实用新型]栅极驱动电路、阵列基板、显示装置

权利要求书

1.一种栅极驱动电路，栅极驱动电路包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条所述时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组所述时钟信号线对应一组所述移位寄存单元，其特征在于，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连，以在复位阶段开始时向一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端提供复位信号。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括偶数级移位寄存单元，所述栅极驱动电路包括奇数组时钟信号线和偶数组时钟信号线，奇数组时钟信号线包括第一奇数时钟信号线和第二奇数时钟信号线，偶数组时钟信号线包括第一偶数时钟信号线和第二偶数时钟信号线，多级所述移位寄存单元被划分为对应于奇数行栅线的奇数组移位寄存单元和对应于偶数行栅线的偶数组移位寄存单元，奇数组移位寄存单元的最后一级移位寄存单元用作奇数组复位单元，偶数组移位寄存单元的最后一级移位寄存单元用作偶数组复位单元，第一偶数时钟信号线与所述奇数组复位单元的复位信号输入端相连，第二奇数时钟信号线与所述偶数组复位单元的复位信号输入端相连，所述奇数组复位单元的输出端与所述偶数组复位单元的输入端相连，所述奇数组复位单元的输出端与对应于最后一行奇数行栅线的奇数组移位寄存单元的复位端相连，所述偶数组复位单元的输出端与对应于最后一行偶数行栅线的偶数组移位寄存单元的复位端相连。

3.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述移位寄存单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和存储电容，所述第一薄膜晶体管的栅极和第一极与所述移位寄存单元的信号输入端相连，所述第一薄膜晶体管的第二极与所述第二薄膜晶体管的第一极相连，所述第二薄膜晶体管的栅极与所述移位寄存单元的复位信号输入端相连，所述第二薄膜晶体管的第二极与低电平输入端相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的第二极相连，所述第三薄膜晶体管的第二极与所述移位寄存单元的输出端相连，所述第四薄膜晶体管的第一极与第二时钟信号输入端相连，所述第四薄膜晶体管的第二极与所述第五薄膜晶体管的第一极相连，所述第四薄膜晶体管的栅极与所述第七薄膜晶体管的第二极相连，所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连，所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的栅极相连，所述第六薄膜晶体管的第一极与所述第四薄膜晶体管的栅极相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连，所述第七薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第七薄膜晶体管的第一极与该第七薄膜晶体管的栅极相连，所述第八薄膜晶体管的栅极与所述第九薄膜晶体管的栅极相连，且与所述第五薄膜晶体管的第一极相连，所述第八薄膜晶体管的第一极与所述第二薄膜晶体管的第一极相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连，所述第九薄膜晶体管的第一极与所述移位寄存单元的信号输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连，所述存储电容的第一端与所述第三薄膜晶体管的栅极相连，所述存储电容的第二端与所述移位寄存单元的信号输出端相连。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述移位寄存单元包括还包括第十薄膜晶体管，所述第十薄膜晶体管的第一极与所述第九薄膜晶体管的第一极相连，所述第十薄膜晶体管的第二极与所述第九薄膜晶体管的第二极相连，所述第十薄膜晶体管的栅极与所述复位信号输入端相连。

5.一种阵列基板，所述阵列基板包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求1至4中任意一项所述的栅极驱动电路。

6.一种显示装置，所述显示装置包括阵列基板，其特征在于，所述阵列基板为权利要求5所述的阵列基板。