[实用新型]一种超薄封装件

说明书

技术领域

本实用新型属于集成电路封装技术领域，具体涉及一种超薄封装件。

背景技术

集成电路的QFN（Quad Flat No-leadPackage，方形扁平无引脚封装）和DFN（Dual Flat Package，双侧引脚扁平封装）近几年随着通讯设备(如基站、交换机)、智能手机、便携式设备(如平板电脑)、可穿戴设备(如智能手表、智能眼镜、智能手环等)的普及而迅速发展，特别适用于有高频、高带宽、低噪声、高导热、小体积、高速度等电性需求的大规模集成电路的封装。

QFN/DFN有效地利用了引线脚的封装空间，从而大幅度地提高了封装效率。该封装由于引线短小、塑封体尺寸小、封装体薄，可以使CPU 体积缩小30%-50%，同时具有良好的散热性能。

传统的QFN/DFN主要存在以下不足：一是设计及制作周期长，成本比较高；二是凸点的排布以及I/O 的密集程度受到框架设计及框架制造工艺的限制；三是框架在腐蚀变薄后，在模具内有滑动的风险，封装可靠性得不到保障；四是传统的QFN/DFN产品厚度仍然比较大，无法满足当前的便携式设备对小体积、高密度封装的需求。

实用新型内容

本实用新型的目的是针对上述现有技术的不足，提供一种基于键合线连接的免贴膜、免电镀的超薄封装件。

本实用新型解决其技术问题所采用的技术方案是：一种超薄封装件，包括塑封体以及封装在塑封体内的芯片、镀银层、镀NiPdAu层、铜连接层和键合线，芯片、镀银层、铜连接层、镀NiPdAu层和键合线构成了电路的电源和信号通道，所述的铜连接层有多个，每个铜连接层的上表面和下表面分别设置有镀银层和镀NiPdAu层，所述的多个镀银层相互独立，所述的芯片设置在部分镀银层上，无芯片的镀银层通过键合线与芯片连接。

所述的一种超薄封装件，其无芯片的镀银层上设置有与键合线连接的金属凸点，所述的金属凸点、芯片、镀银层、铜连接层、镀NiPdAu层和键合线构成了电路的电源和信号通道。

所述的一种超薄封装件，其镀银层和镀NiPdAu层的厚度为3—5um。

所述的一种超薄封装件，其塑封体的厚度小于0.35mm。

所述的一种超薄封装件，其铜连接层下端的一组相对边设置有倒角。

所述的一种超薄封装件，其倒角为直角倒角。

本实用新型的有益效果是：通过电镀银之后在植有的金属凸点上直接压焊，也可通过电镀银后直接打线的方法实现与外部电路的连通，封装件将镀NiPdAu层作为与外部电路的信号连接通道，相当于普通封装的“管脚”，可以省去电镀环节；在镀银层和框架基板之间增加一层铜连接层，铜连接层下端的一组相对边设置有倒角，塑封之后塑封料填充满铜倒角层的凹槽，形成有效的防拖拉结构，极大地降低了框架在腐蚀变薄后，在模具内滑动的风险。

附图说明

图1为本实用新型第一实施例的剖面图；

图2为本实用新型第二实施例的剖面图。

各附图标记为：2—金属凸点，3—芯片，4—塑封体，5—镀银层，6—镀NiPdAu层，7—铜连接层，8—键合线。

具体实施方式

下面结合附图对本实用新型作进一步详细说明。

参照图1所示，本实用新型公开了一种超薄封装件，包括塑封体4以及封装在塑封体4内的芯片3、镀银层5、镀NiPdAu层6、铜连接层7和键合线8，所述的芯片3、镀银层5、铜连接层7、镀NiPdAu层6和键合线8构成了电路的电源和信号通道，所述的铜连接层7有多个，每个铜连接层7的上表面设置有镀银层5，下表面设置有镀NiPdAu层6，所述的多个镀银层5相互独立，所述的芯片3设置在部分镀银层5上，无芯片3的镀银层5通过键合线8与芯片3连接。

进一步，如图2所示，在无芯片3的镀银层5上设置有与键合线8连接的金属凸点2，所述的金属凸点2、芯片3、镀银层5、铜连接层7、镀NiPdAu层6和键合线8构成了电路的电源和信号通道。

由于镀银层5和镀NiPdAu层6的厚度为3—5um，大大降低了QFN/DFN封装产品的厚度，可将塑封体4的厚度设置为小于0.35mm，而传统的QFN/DFN封装体厚度在0.7mm以上，本实用新型提供的技术可使封装体厚度减小100%。