[发明专利]内埋式电子组件的封装结构的制作方法有效
| 申请号: | 201511022185.7 | 申请日: | 2015-12-30 |
| 公开(公告)号: | CN106935516B | 公开(公告)日: | 2019-05-03 |
| 发明(设计)人: | 余丞博;陈盈儒 | 申请(专利权)人: | 欣兴电子股份有限公司 |
| 主分类号: | H01L21/48 | 分类号: | H01L21/48;H01L21/50;H01L21/56;H01L23/31;H01L23/13 |
| 代理公司: | 北京同立钧成知识产权代理有限公司 11205 | 代理人: | 马雯雯;臧建明 |
| 地址: | 中国台湾桃园市*** | 国省代码: | 中国台湾;71 |
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| 摘要: | |||
| 搜索关键词: | 内埋式 电子 组件 封装 结构 制作方法 | ||
1.一种内埋式电子组件的封装结构的制作方法,其特征在于,包括:
提供核心层,所述核心层包括容置槽、第一表面以及相对所述第一表面的第二表面,所述容置槽贯穿所述核心层;
将所述核心层贴附于支撑层的上表面,所述支撑层包括组件设置区,所述容置槽曝露所述组件设置区并与所述容置槽与所述组件设置区之间的所述组件设置区的一边缘维持一间距;
提供定位基板,其中所述定位基板包括定位凸起;
贴附所述定位基板于所述支撑层的下表面,其中所述定位凸起环绕所述组件设置区并位于所述间距内,以往上挤压所述支撑层而于所述支撑层上形成对应的定位凸部;
设置电子组件于所述组件设置区上,且所述定位凸部环绕所述电子组件;
压合第一介电层于所述第一表面,且所述第一介电层填充所述容置槽并覆盖所述电子组件;
移除所述支撑层以及所述定位基板,以曝露所述第二表面以及所述第一介电层的一表面;以及
压合第二介电层于所述第二表面上,并使所述第二介电层与所述第一介电层的所述表面贴合。
2.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,所述定位凸起包括多个凸块,共同环绕所述组件设置区。
3.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,所述定位凸起包括长条状凸肋,环绕所述组件设置区。
4.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,还包括:
在移除所述支撑层以及所述定位基板之前,对所述第一介电层进行烘烤制程,以固化所述第一介电层。
5.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,提供所述定位基板的步骤包括:
提供基材,其中所述基材包括绝缘层、第一金属层以及第二金属层,所述第一金属层及所述第二金属层分别覆盖所述绝缘层的相对两表面;以及
对所述第一金属层进行图案化制程,以形成所述定位凸起于所述绝缘层上。
6.根据权利要求5所述的内埋式电子组件的封装结构的制作方法,其特征在于,所述图案化制程包括半加成法或减成法。
7.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,提供所述定位基板的步骤包括:
提供绝缘层;
形成图案化光阻层于所述绝缘层上,所述图案化光阻层曝露部分所述绝缘层;
进行电镀制程,以于被曝露的部分所述绝缘层上形成定位凸起;以及
移除所述图案化光阻层。
8.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,所述间距介于50微米至100微米之间。
9.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,所述定位凸起至所述电子组件的最短距离介于5微米至15微米之间。
10.根据权利要求1所述的内埋式电子组件的封装结构的制作方法,其特征在于,所述定位凸起的厚度小于或等于二分之一所述电子组件的厚度。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





