[发明专利]一种抗单粒子加固的时钟和数据恢复电路

权利要求书

1.一种抗单粒子加固的时钟和数据恢复电路，其特征在于：包括采样器(401)、鉴相器(402)、数字滤波器(403)、逻辑判决电路(404)、编码器(410)、多数判决器(411)、相位插值器(412)和多相时钟生成电路(413)；

采样器(401)包含八个采样单元，在每一个采样周期，四个采样单元用来采样输入的串行数据，另外四个采样单元用来采样输入串行数据的数据转换边沿，得到四组串行数据和四组数据转换边沿，并将所述四组串行数据、四组数据转换边沿以及上一个采样周期采样的最后一组串行数据输出给鉴相器(402)，当所述时钟和数据恢复电路锁定时，采样器(401)将四组串行数据输出；其中采样周期的采样时钟来自于多相时钟生成电路(413)所产生的八相时钟；

鉴相器(402)为二进制鉴相器，在每一个采样周期利用数据转换边沿与数据转换边沿两侧数据之间的关系，得到每组数据转换边沿的采样时钟相位与该数据转换边沿之间的关系，并转化为数字鉴相信号输出给数字滤波器(403)；所述每组数据转换边沿的采样时钟相位与该数据转换边沿之间的关系包括领先、落后或同相；

数字滤波器(403)在每一个采样周期对输入的四组数字鉴相信号进行滤波处理，产生包含采样时钟相位调节关系的六位滤波信号，并输出给逻辑判决电路(404)；所述采样时钟相位调节关系为采样时钟相位左移一位、右移一位或不动；

逻辑判决电路(404)根据当前采样周期数字滤波器(403)输出的滤波信号和前两个采样周期的滤波信号判定时钟和数据恢复电路的相位锁定状态，并根据锁定状态决定当前采样周期输入编码器的滤波信号(409)；

编码器(410)包含三路冗余的编码器，每一路编码器分别对输入的滤波信号作6-64编码操作，生成三路数字控制信号输出给多数判决器(411)；

多数判决器(411)对三路数字控制信号进行三取二判决，得到当前采样周期的数字控制信号输出给相位插值器(412)；

相位插值器(412)接收锁相环的正交时钟和多数判决器(411)输出的数字控制信号，以正交时钟中相邻的两相作为边界，根据数字控制信号确定插值的比重，通过插值产生位于相邻两相之间的时钟信号，输出给多相时钟生成电路(413)；

多相时钟生成电路(413)根据相位插值器(412)输入的时钟信号产生八相时钟，作为下一个采样周期的采样时钟输出给采样器(401)。

2.根据权利要求1所述的一种抗单粒子加固的时钟和数据恢复电路，其特征在于：所述逻辑判决电路(404)包括第一缓存(405)、第二缓存(406)、锁定判决电路(407)以及二选一选择器(408)；

锁定判决电路(404)根据上一采样周期得到的锁定控制信号的值判断时钟和数据恢复电路相位是否锁定，若锁定，则进行锁定处理；若没有锁定，则接收数字滤波器(403)、第一缓存(405)以及第二缓存(406)发送的滤波信号，并根据接收的滤波信号判断时钟和数据恢复电路相位是否锁定，当锁定时，将选通控制信号置1并输出给二选一选择器(408)，将锁定控制信号置1并输出给第一缓存(405)，当没有锁定时，将选通控制信号置0并输出给二选一选择器(408)，将锁定控制信号置0并输出给第一缓存(405)；所述第一缓存(405)用于存储第i-1个采样周期的滤波信号，第二缓存(406)用于存储第i-2个采样周期的滤波信号，其中i为当前采样周期的编号，i是不为0的自然数；

二选一选择器(408)在当前采样周期接收第二缓存(406)发送的滤波信号、数字滤波器(403)发送的滤波信号以及锁定判决电路(407)发送的选通控制信号，当选通控制信号为1时，选择第二缓存(406)发送的滤波信号输出给编码器(410)，当选通控制信号为0时，选择数字滤波器(403)发送的滤波信号输出给编码器(410)；

第一缓存(405)在当前采样周期接收锁定控制信号，当锁定控制信号为0时，第一缓存(405)将存储的滤波信号输出给第二缓存(406)，然后接收数字滤波器(403)发送的滤波信号并存储，将存储的滤波信号发送给锁定判决电路(407)；当锁定控制信号为1时，第一缓存(405)不动作；

第二缓存(406)接收第一缓存(405)发送的滤波信号并存储，将存储的滤波信号发送给锁定判决电路(407)和二选一选择器(408)。