[发明专利]基于网表分割和多线程并行的硬件描述语言仿真加速方法

说明书

本发明公开了一种基于网表分割和多线程并行的硬件描述语言仿真加速方法。用于解决计算机软件串行仿真方法中无法有效利用计算资源及仿真时间长的难题。其实现步骤是：首先获取硬件描述语言工程代码综合后产生的网表中节点间的连接关系；然后消除网表中的反馈回路；再依照逻辑计算顺序对网表中节点划分层次；最后将每层中数据无关的节点分配到计算机处理器的不同线程并行计算并输出仿真结果。应用本发明的方法进行硬件描述语言仿真具有效率高、结果准确、计算资源利用充分的优点，相比于现有仿真方法，在生成相同仿真结果的情况下本发明可以缩短仿真时间一半以上。

技术领域

本发明属于计算机仿真领域，涉及一种硬件描述语言仿真方法，用于可编程逻辑器件的功能仿真。

背景技术

在可编程逻辑器件开发流程中，计算机仿真软件将硬件描述语言工程代码转换为抽象的逻辑电路，通过计算机处理器线程切换来模拟逻辑电路器件并行运行的模式，并对应各种可能的输入信号仿真得到设计电路的输出信号，达到对可编程逻辑器件的初步功能验证。

随着多核处理器的发展及电路设计规模的扩大，已有的线性串行仿真技术已不能满足当前的硬件描述语言仿真要求。可编程逻辑器件的仿真技术大多采用事件驱动模型，该模型软件在应对大规模复杂电路时难以利用多核优势并行执行，仿真无法充分利用处理器的计算资源而效率低下。为此很多学者和公司致力于硬件描述语言并行仿真技术的研究工作，提出了各种基于多核处理器的并行化仿真方法，其中具有代表性的仿真方法包括以下三种：

第一种是印度学者Mahesh在2010年Design Automation Conference.(ASP-DAC’10)国际会议上发表的文章“SCG-PSim:A fast SystemC simulator on GPUs”中提出的基于图形处理器的仿真方法。图形处理器专为执行复杂的数学和几何计算而设计，在浮点运算和并行计算方面可以提供数十倍乃至上百倍于中央处理器的性能。文中方法的缺点在于中央处理器和图形处理器总线带宽差异较大，图形处理器所有计算都是用浮点算法，对耦合性很强的数据进行初始化和传输的时间消耗非常大。

第二种是Tun Li在2004年Int.Conf.VLSI Design.国际会议上发表的文章“Design and implementation of a parallel verilog simulator:Pvsim”(2004,vol.0,pp.329)中给出的基于MPI库和TimeWarp优化同步并行仿真算法。这种方案局限于verilogHDL，并且采用的并行库针对分布式内存架构，不适合开发者常用的单芯片多核处理器。

第三种是Linda Kaouane等人在2008年Computational Science and itsApplications.(ICCSA'08)国际会议上发表的文章“SysCellC:SystemC on Cell”(2008,vol0,pp.234-244)中描述的基于SystemC的针对单元或模块的设计方案。这种方法在有限的协同处理模块中需要完全更改编程模型来融合多种结构，造成大量的上下文切换，这样极大地降低了效率，而且他们通过手动划分SystemC仿真代码来提取需要密集计算的部分，这样做的实用性有待论证。

发明内容

本发明的目的在于避免上述已有技术的不足，提出一种基于网表划分和多线程并行仿真的加速方法，利用网表中逻辑节点之间的连接关系和计算机多核处理器的并行计算能力对数据不相关的节点进行仿真，以提高硬件描述语言工程代码仿真过程的速度。

实现本发明的技术关键是将硬件描述语言仿真过程划分为多线程并行计算。首先在硬件描述语言代码综合后产生的网表基础上，消除网表中的反馈回路使网表中节点成为数据无关项，然后对网表中的节点按照逻辑计算顺序划分层次，将每层中的节点分配到计算机处理器的不同线程并行仿真，最后输出仿真结果。其技术步骤包括：