[发明专利]一种腔室纯净度的监测方法

说明书

本发明提供一种腔室纯净度的监测方法，涉及半导体技术领域。该方法包括：步骤S101：提供半导体衬底；步骤S102：对所述半导体衬底执行烘焙工艺；步骤S103：在所述半导体衬底上形成外延薄膜；步骤S104：重复执行所述步骤S102和步骤S103以在所述半导体衬底上形成两层以上的外延薄膜；步骤S105：对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析。该方法尽可能地捕捉任何可能将杂质源引入到工艺腔室的硬件或材料偏移，从而便于后续排除该杂质来源，提高外延工艺的成功率和外延薄膜的质量。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种腔室纯净度的监测方法。

背景技术

外延硅锗(e-SiGe)广泛应用于先进CMOS技术来向沟道区域施加压应力，以使PMOS器件的性能得到明显改善。但是外延硅锗工艺具有许多挑战，比如集成、缺陷控制、选择性等。其中一个大的挑战是外延硅锗工艺对诸如C、O、N、Cl等的杂质非常敏感，不仅对来料晶圆的清洗和工艺反应材料(比如气体)的要求很高，而且对腔室环境的纯净度要求也很高。任何踪迹的杂质都可能导致外延生长失败或生长的薄膜质量下降。

目前的腔室纯净度监测方法，不能有效地发现可能存在或出现的杂质，因此，有必要提出一种新的腔室纯净度的监测方法。

发明内容

针对现有技术的不足，本发明提出一种腔室纯净度的监测方法，可以捕捉任何可能将杂质源引入到工艺腔室的工艺偏差。

本发明提供一种腔室纯净度的监测方法，用于检测外延工艺腔室是否存在杂质源，所述方法包括：步骤S101：提供半导体衬底；步骤S102：对所述半导体衬底执行烘焙工艺；步骤S103：在所述半导体衬底上形成外延薄膜；步骤S104：重复执行所述步骤S102和步骤S103以在所述半导体衬底上形成两层以上的外延薄膜；步骤S105：对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析。

进一步地，所述步骤S102在所示步骤S103之前执行。

进一步地，所述步骤S102在950～1100℃温度下进行。

进一步地，所述步骤S103在500～750℃温度下进行。

进一步地，在所述步骤S105对所述形成有两层以上的外延薄膜的半导体衬底进行杂质元素分析，以分析所述半导体衬底中是否存在C、O、N、Cl和F中的一种或多种杂质。

进一步地，在所述半导体衬底上形成由两层外延薄膜。

进一步地，所述两层外延薄膜为外延硅薄膜和外延硅锗薄膜。

进一步地，所述半导体衬底为P型半导体、N型半导体或本征半导体。

本发明提供的腔室纯净度的监测方法，在无图形晶圆上形成两层以上的外延薄膜，通过执行多次形成不同外延薄膜的外延工艺，增加了在外延工艺中引入杂质的概率或可能性，而通过对每层外延薄膜的分析便可获得杂质由何处引入，因而本发明腔室纯净度的监测方法可以，尽可能地捕捉任何可能将杂质源引入到工艺腔室的硬件或材料偏移，从而便于后续排除该杂质来源，提高外延工艺的成功率和外延薄膜的质量。

进一步，由于在在无图形晶圆上形成两层以上的外延薄膜，因而便于确定是在形成哪层外延薄膜时引入杂质，进而针对性解决问题。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出根据本发明一实施例的腔室纯净度的监测方法的一种流程图；

图2A～图2C示出了根据本发明一实施例的腔室纯净度的监测方法的相关步骤形成的器件的结构的剖视图；