[发明专利]一种面向统一染色架构的GPU 3D引擎片上存储层次结构

说明书

本发明涉及一种面向统一染色架构的GPU 3D引擎片上存储层次结构，该结构从上到下包括四层存储结构，依次为寄存器层、片上SRAM&L1Cache层、L2Cache层及显示存储器层；寄存器层与片上SRAM&L1Cache层相连，片上SRAM&L1Cache层与L2Cache层或显示存储器层相连，L2Cache层与显示存储器层相连。本发明能够降低图形处理过程中的数据访问延迟，提升显示存储器的数据带宽利用率。

技术领域

本发明涉及计算机硬件技术领域，尤其涉及一种面向统一染色架构的GPU 3D引擎片上存储层次结构。

背景技术

随着图形化应用的不断增加，早期单靠CPU进行图形绘制的解决方案已经难以满足成绩和技术增长的图形处理需求，图形处理器(Graphic Processing Unit，GPU)应运而生。从1999年Nvidia发布第一款GPU产品至今，GPU技术的发展主要经历了固定功能流水线阶段、分离染色处理器架构阶段、统一染色处理器架构阶段，其图形处理能力不断提升，应用领域也从最初的图形绘制逐步扩展到通用计算领域。GPU流水线高速、并行的特征和灵活的可编程能力，为图形处理和通用并行计算提供了良好的运行平台。

图形处理器的存储层次结构设计是GPU设计过程中的关键技术，也是GPU设计的难点之一，其设计的优劣直接影响图形处理性能。统一染色架构的GPU中，统一染色阵列资源利用率高，顶点和像素染色任务吞吐量大，对存储带宽和数据量的需求相对于分离染色架构GPU来说大幅提升，面向统一染色架构GPU 3D引擎的高性能片上存储层次结构设计更为重要、也更加复杂。因此，如何通过合理的片上存储层次结构来捕捉数据访问局部性，从而隐藏数据访问延迟，以及如何对所读写的存储器数据进行缓冲，从而提升显示存储器数据带宽利用率是统一染色架构GPU设计的核心内容之一。

发明内容

本发明为解决背景技术中存在的上述技术问题，而提供一种面向统一染色架构的GPU 3D引擎片上存储层次结构，从而能够降低图形处理过程中的数据访问延迟，提升显示存储器的数据带宽利用率。

本发明的技术解决方案是：本发明为一种面向统一染色架构的GPU 3D引擎片上存储层次结构，其特殊之处在于：该结构从上到下包括四层存储结构，依次为寄存器层、片上SRAM&L1Cache层、L2Cache层及显示存储器层；

所述寄存器层与片上SRAM&L1Cache层相连，所述片上SRAM&L1Cache层与L2Cache层或显示存储器层相连，所述L2Cache层与显示存储器层相连。

上述寄存器层包括多个图形功能单元中的寄存器，如片段处理单元中的像素属性寄存器、统一染色阵列中的定点/浮点寄存器组和纹理贴图阵列中的纹素寄存器。

上述片上SRAM&L1Cache层包括多个高速缓冲器和至少一个图像数据缓冲器，如片段处理单元中的像素Cache和Z-buffer Cache、统一染色阵列中的Local SRAM/共享存储器/指令L1 Cache/常量L1 Cache、纹理贴图阵列中的纹理L1Cache。

上述L2Cache层包含统一染色阵列中的常量SRAM、纹理贴图阵列中的纹理L2Cache。

上述显示存储器层包括两个存储仲裁管理单元、第一存储器和第二存储器，所述存储管理单元包括两路独立的第一AXI访存仲裁管理单元和第二AXI访存仲裁管理单元、两路独立的第一存储控制器和第二存储控制器；

所述两路独立的存储控制器实现外部存储器芯片的数据访问和时序控制；

所述第一AXI访存仲裁管理单元1根据来自片上SRAM&L1Cache层或L2Cache层的访问请求，控制第一存储控制器1从相应的第一存储器1中读写数据；