[发明专利]抗辐射加固的静态随机存取储存器

说明书

技术领域

本发明涉及集成电路设计，具体为抗辐射加固电路领域中的抗单粒子翻转效应的静态随机存取储存器存储单元设计。

背景技术

随着集成电路工艺技术的进步，静态随机存取储存器(StaticRandomAccessMemory,SRAM)已经更对空间和自然辐射环境下的辐射粒子敏感。一次粒子辐射将会由于电荷共享效应而导致存储单元多个节点发生翻转，从而进一步降低存储器的可靠性。因此，需要对现代纳米存储器进行抗多节点翻转加固保护。在本发明中，主要是采用抗辐射加固设计(Radiation-Hardening-By-Design，RHBD)技术来对SRAM单元进行的抗单粒子翻转(SingleEventUpset,SEU)的加固。

发明内容

本发明是为了解决现有的静态随机存取储存器对空间和自然辐射环境下的辐射粒子敏感，导致可靠性差的问题。现提供抗辐射加固的静态随机存取储存器。

抗辐射加固的静态随机存取储存器，它包括一号PMOS晶体管P1、二号PMOS晶体管P2、三号PMOS晶体管P3、四号PMOS晶体管P4、存取晶体管、七号PMOS晶体管P7、八号PMOS晶体管P8、一号NMOS晶体管N1、二号NMOS晶体管N2、三号NMOS晶体管N3、四号NMOS晶体管N4、一号位线BLN、二号位线BL和字线WL，

存取晶体管包括五号PMOS晶体管P5和六号PMOS晶体管P6，

六号PMOS晶体管P6的漏极连接在二号位线BL上，六号PMOS晶体管P6的源极同时连接四号PMOS晶体管P4的漏极、二号PMOS晶体管P2的栅极、二号NMOS晶体管N2的栅极、三号PMOS晶体管P3的栅极和八号PMOS晶体管P8的源极，

供电电源VDD同时连接四号PMOS晶体管P4的源极、二号PMOS晶体管P2的源极、三号PMOS晶体管P3的源极和一号PMOS晶体管P1的源极，

四号PMOS晶体管P4的栅极同时连接四号NMOS晶体管N4的栅极、二号PMOS晶体管P2的漏极、一号PMOS晶体管P1的栅极、五号PMOS晶体管P5的源极和七号PMOS晶体管P7的源极，

五号PMOS晶体管P5的栅极和六号PMOS晶体管P6的栅极均连接在字线WL上，五号PMOS晶体管P5的漏极连接在一号位线BLN上，

八号PMOS晶体管P8的漏极连接四号NMOS晶体管N4的漏极，电源地同时连接四号NMOS晶体管N4的源极、三号NMOS晶体管N3的源极、一号NMOS晶体管N1的源极和二号NMOS晶体管N2的源极，

二号NMOS晶体管N2的漏极连接七号PMOS晶体管P7的漏极，

七号PMOS晶体管P7的栅极同时连接一号NMOS晶体管N1的栅极、三号PMOS晶体管P3的源极和三号NMOS晶体管N3的漏极，七号PMOS晶体管P7的栅极、三号NMOS晶体管N3的漏极和三号PMOS晶体管P3的漏极之间的线路节点为节点S0，

八号PMOS晶体管P8的栅极同时连接三号NMOS晶体管N3的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极，八号PMOS晶体管P8的栅极、一号PMOS晶体管P1的漏极和一号NMOS晶体管N1的漏极之间的线路节点为节点S1。

本发明的有益效果为：采用12个晶体管构成一个抗辐射加固的静态随机存取储存器的结构，其中，PMOS晶体管有8个，分别是P1、P2、P3、P4、P5、P6、P7和P8；NMOS晶体管有4个，分别是N1、N2、N3和N4。PMOS晶体管P5和P6是存取晶体管，分别连接两个位线BLN和BL，同时它们由字线WL来控制开关操作。设计的RHBDSRAM存储单元的输出节点是Q节点和QN节点，其中Q节点通过PMOS存取晶体管P6与位线BL相连接，而QN节点通过PMOS存取晶体管P5与位线BLN相连接。该静态随机存取储存器的结构能够有效的对单节点翻转和多节点翻转进行容错保护和抗辐射加固，从而提高系统的可靠性，与现有的存取储存器相比可靠性提高了3倍以上，并且有效地降低甚至消除SEU效应在存储器中的影响。它的面积和功耗消耗较低，对电路系统性能影响较小。

附图说明

图1为具体实施方式一所述的抗辐射加固的静态随机存取储存器的原理示意图，

图2为抗辐射加固的静态随机存取储存器的读、写和存操作波形图，