[发明专利]一种并行加扰装置及并行加扰方法

权利要求书

1.一种并行加扰装置，其特征在于，包括：并行扰码产生器，选择判断 器，异或运算器；

所述并行扰码产生器的输出端与所述选择判断器的输入端相连；

所述选择判断器的输出端与所述异或运算器的输入端相连；

所述并行扰码产生器用于在K个时钟周期内产生M个扰码；其中，每个 扰码包含N位，K为正整数，M为正整数，N为正整数。

2.如权利要求1所述的装置，其特征在于，所述选择判断器，用于接收 所述并行扰码产生器发送的在K个时钟周期内产生的M个扰码，并根据接收 到的控制指令，选择将所述M个扰码发送至异或运算器，或者将M个全零序 列发送至所述异或运算器；其中，每个全零序列包含N位；

所述异或运算器，用于接收所述选择判断器发送的M个扰码或者M个全 零序列，并将所述M个扰码或者M个全零序列与原始数据进行异或运算。

3.如权利要求1所述的装置，其特征在于，所述并行扰码产生器，具体 包括：

多个移位寄存器，多个异或门电路；

一个异或门电路的两个输入端分别与两个移位寄存器的输出端连接；或者

一个异或门电路的两个输入端分别与一个移位寄存器的输出端和一个不 同的异或门电路的输出端相连。

4.如权利要求3所述的装置，其特征在于，所述并行扰码产生器，具体 用于：

接收31位扰码种子初始值，并分别装载到31位移位寄存器；

根据所述31位移位寄存器中的值，在K个时钟周期内生成M个扰码；

将所述M个扰码发送至所述选择判断器，并用所述M个扰码中的31位更 新所述31位移位寄存器；其中，M*N不小于32。

5.如权利要求4所述的装置，其特征在于，所述K个时钟周期内产生的 M个扰码中的M*N位分别为Z₃₁＝C₃^C₀，Z₃₀＝(C₆^C₃)^(C₃^C₀)， Z_n＝C_n+4^C_n+1(0≤n≤26)，Z_n＝(C_(n-27)+3^C_n-27)^C_n+1(27≤n≤29)；其中，Z₃₁为第31位扰码，Z_n为第n位扰码，C_n+4为第n+4位移位寄存器的值，C_n+1为 第n+1位移位寄存器的值，C_(n-27)+3为第(n-27)+3位移位寄存器的值，C_n-27为 第n-27位移位寄存器的值，0≤n≤29，M*N＝32。