[发明专利]一种高精度时钟产生装置

说明书

本发明公开了一种时钟产生装置，时钟产生装置包括：基准电压产生模块和振荡电路模块；基准电压产生模块，由晶体管MP3、自动校验电路控制模块和电阻R1组成；自动校验电路控制模块由晶体管MN3、MN4、MN5、Switch1、Switch2组成；振荡电路模块由晶体管MN1、MN2、MP1、MP2；电容C1、C2；比较器COMP1、COMP2；D触发器FF组成。

技术领域

本发明涉及芯片系统的内部时钟实现技术，尤其涉及一种集成电路设计领域的时钟产生装置

背景技术

芯片系统的内部时钟实现方式，主要包括以下三类：一、外部晶体振荡器提供；二、内部振荡器提供；三、从数据恢复时钟提供。智能卡芯片是对成本要求很高的一类芯片，而上面提到的三类时钟实现方式对于这类产品不是都能适用，其中，方式一成本太高，方式三电路实现代价大、功耗高。所以方式二是智能卡芯片中常采用的时钟产生方式。但方式二的缺点是随工艺角、电压、温度变化太大，使有的芯片能工作在很高频率，有些芯片工作频率又很低，使芯片的一致性很差，影响用户体验。所以高精度、低功耗的内部振荡器成为研究的一个重要课题。

发明内容

为解决现有存在的技术问题，本发明实施例期望提供一种时钟产生装置和自动校验电路控制模块。

为实现上述发明目的，本发明实施例采用以下方式来实现：

本发明实施例提供了一种时钟产生装置，所述装置包括：基准电压产生模块和振荡电路模块，

基准电压产生模块，由晶体管MP3、自动校验电路控制模块和电阻R1组成；晶体管MP3的漏极接电源VDD，源极接电阻R1，栅极接地；电阻R1的另一端接自动校验电路控制模块的VRFE端口；自动校验电路控制模块输出VREF给振荡电路模块提供比较电压；

自动校验电路控制模块由晶体管MN3、MN4、MN5、Switch1、Switch2组成；晶体管MN3的漏极接地VSS，源极和栅极一起接到VREF；晶体管MN4的漏极接Switch1，源极和栅极一起接到VREF；晶体管MN5的漏极接Switch2，源极和栅极一起接到VREF；

振荡电路模块由晶体管MN1、MN2、MP1、MP2；电容C1、C2；比较器COMP1、COMP2；D触发器FF组成；晶体管MP1的漏极接电源VDD，晶体管MP1源极与晶体管MN1的源极相接结点名称为VC1，晶体管MP1栅极与晶体管MN1的栅极相接接到D触发器FF的输出Q非端，晶体管MN1的漏极接晶体管MN4的源极，晶体管MN4的漏极接地VSS，晶体管MN4的栅极接VREF；晶体管MP2的漏极接电源VDD，晶体管MP2源极与晶体管MN2的源极相接结点名称为VC2，晶体管MP2栅极与晶体管MN2的栅极相接接到D触发器FF的输出Q端，晶体管MN2的漏极接晶体管MN5的源极，晶体管MN5的漏极接地VSS，晶体管MN5的栅极接VREF。

上述方案中，晶体管MP3管与电阻R1串联，二者温度系数相反。

上述方案中，振荡电路模块中电容C1和C2的放电前后电压差与VDD相关，电容C1和C2放电电流也与VDD相关。

本发明实施例还提供了一种自动校验电路控制模块，由晶体管MN3、MN4、MN5、Switch1、Switch2组成；

晶体管MN3的漏极接地VSS，源极和栅极一起接到自动校验电路控制模块的VRFE端口；晶体管MN4的漏极接Switch1，源极和栅极一起接到自动校验电路控制模块的VRFE端口；晶体管MN5的漏极接Switch2，源极和栅极一起接到自动校验电路控制模块的VRFE端口。

上述方案中，通过开关Switch1和Switch2导通和断开，改变偏置电流大小，从而改变电流镜像比，来调节输出频率，校准工艺偏差引起的频率偏差。