[发明专利]一种利用多层辅助结构制备纳米级PMOS控制电路的方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种利用现有的微米级Si集成电路制造工艺，制造用于基于SPIN二极管可重构天线的纳米级Si控制电路的方法。

背景技术

随着科学技术的进一步发展，无线通信技术在人们的生活中发挥着越来约重要的作用。新一代无线通信系统的发展趋势包括实现高速数据传输，实现多个无线系统之间的互联，实现有限的频谱资源的有效利用，获得对周围环境的自适应能力等。为突破传统天线固定不变的工作性能难以满足多样的系统需求和复杂多变的应用环境，可采用SPIN二极管正向偏置时激发的固态等离子体用作天线的辐射结构，通过选择性导通SPIN二极管即可构成不同结构的可重构天线，满足无线通信系统对多功能天线的需要。

基于SPIN二极管的可重构天线需要大量外围控制电路来实现天线的实时可重构，目前多采用外接控制电路板的方式，这种方式对天线性能影响较大，不利于可重构天线的设计。另一种方法是将控制电路直接制作在承载SPIN二极管的硅晶圆上，然而，由于SPIN二极管尺寸较大，一般采用1um～2um的特征尺寸即可制作，则相应的控制电路面积也会增加，影响天线的可用口径；若采用较小的特征尺寸制作控制电路，则基于SPIN二极管的可重构天线制造成本将急剧上升，造成资源和能源的浪费，严重制约了基于SPIN二极管的可重构天线的发展。

发明内容

为了克服现有技术的不足，本发明提供一种用微米级工艺制备纳米级PMOS控制电路的方法，以实现在不改变现有SPIN二极管制造设备和增加成本的条件下制备出65～90nm的PMOS控制电路。

本发明解决其技术问题所采用的技术方案包括以下步骤：

第一步，在Si衬底上热氧化一层SiO₂缓冲层，在SiO₂缓冲层上淀积一层SiN，用于阱区注入的掩蔽；

第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；

第三步，刻蚀Si衬底上部的SiN层和SiO₂层，然后在整个衬底表面依次生长SiO₂缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO₂层；

第四步，在N阱上热氧化生长6～10nm厚的SiO₂栅介质层，在该SiO₂栅介质层上淀积一层130～160nm厚的p型掺杂的Poly-Si，掺杂浓度>10²⁰cm^-3，作为栅极；

第五步，在Poly-Si上淀积生长一层厚度为30～80nm的SiO₂，作为栅极的保护层；

第六步，在SiO₂层上淀积一层110～130nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；

第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口；

第八步，在整个Si衬底上淀积一层90～130nm厚的SiN介质层，覆盖整个表面；

第九步，刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN；再依次利用Poly-Si与SiN不同的刻蚀比刻蚀SiN表面的Poly-Si；利用SiO₂与SiN和Poly-Si与SiN不同的刻蚀比刻蚀掉表面上除SiN侧壁区域以外的SiO₂和Poly-Si，形成栅极s，腐蚀SiN侧壁，并在阱区上淀积一层6～10nm厚的SiO₂，形成栅极侧壁的保护层；

第十步，在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；

第十一步，在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。

所述的第七步中，窗口宽度取1.8～3μm。

所述的第九步中，栅极长度取65～90nm。

本发明的有益效果是：

1.本发明由于利用了等离子刻蚀工艺中SiN、SiO₂与Poly-Si三者之间不同的刻蚀比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道65～90nm的PMOS控制电路；

2.由于本发明所提出的工艺方法均为现有的微米级Si集成电路工艺平台中成熟的工艺方法，因此，本发明所提出的纳米级PMOS控制电路实现方法与现有的微米级Si集成电路工艺相兼容；