[发明专利]一种辅助LDO电路及切换供电电路

说明书

技术领域

本发明涉及集成电路，特别涉及一种用于睡眠状态下辅助LDO电路及切换供电电路。

背景技术

在MCU(微处理器)等电路的设计中，需要一个较低功耗的sleep(睡眠)状态，但芯片系统中数字电路工作在一个较低的电源电压下，而整个系统的供电又是高压的电源，所以系统中需要用到LDO(低压差稳压器)，将高压电源转换为低压电源给数字系统供电，但是一般的LDO要求较高的精度和带负载性能，所以LDO的功耗会比较大，而在sleep状态时同样需要将LDO打开，只有LDO打开才能保证系统可以处于随时进行唤醒的状态，这就使得在sleep下系统的整体功耗会较大。

发明内容

本发明提供一种辅助LDO电路，能够使得芯片系统中数字电路在睡眠状态下，可以实现较小的静态电流，电路整体产生的功耗小，节约电能。

本发明提供一种辅助LDO电路，包括：用于产生参考电压的带隙基准电路；用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；与第一负反馈电路连接的第一供电输出端。

进一步地，所述带隙基准电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻和第二电阻；

所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管的源极均与电源连接，第二PMOS晶体管的栅极与第二PMOS晶体管的漏极、第一PMOS晶体管的栅极、第三PMOS晶体管的栅极均连接，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极、第一NMOS晶体管的漏极均连接，第二NMOS晶体管的漏极与第二PMOS晶体管的漏极连接，第一PNP三极管的发射极与第一NMOS晶体管的源极连接，第一PNP三极管的基极与第二PNP三极管的基极、第一PNP三极管的集电极、第二PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二PNP三极管的发射极通过第一电阻与第二NMOS晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PMOS晶体管的漏极连接。

进一步地，所述第一负反馈电路包括第四PMOS晶体管、第一运算放大器、第三电阻和第四电阻；

进一步地，所述第四PMOS晶体管的栅极与第一运算放大器的输出端连接，第四PMOS晶体管的源极与电源连接，第四PMOS晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PMOS晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PMOS晶体管的栅极与第一运算放大器的偏置端连接，第四PMOS晶体管的漏极与第一供电输出端连接。

本发明还提供一种切换供电电路，包括：辅助LDO电路；主LDO电路，所述主LDO电路包括第二负反馈电路、向第二负反馈电路提供参考电压的VBG模块、与第二负反馈电路连接的第三开关；分别与所述辅助LDO电路和主LDO电路中第二负反馈电路连接的CTRL电路。

进一步地，所述第二负反馈电路包括第二运算放大器、第五PMOS晶体管、第五电阻和第六电阻、第二供电输出端；

所述第二运算放大器的反向输入端连接VBG模块，第二运算放大器的正向输入端通过第五电阻与第五PMOS晶体管的漏极连接，第二运算放大器的输出端与第五PMOS晶体管的栅极连接，第五PMOS晶体管的源极与电源连接，所述第二运算放大器的正向输入端通过第六电阻与第三开关连接，所述第三开关的另一端接地，第五PMOS晶体管的漏极连接第二供电输出端。

进一步地，所述第三开关为第三NMOS晶体管，所述第三NMOS晶体管的漏极与第六电阻连接，第三NMOS晶体管的源极接地。

进一步地，所述辅助LDO电路包括：用于产生参考电压的带隙基准电路；用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；与第一负反馈电路连接的第一供电输出端。