[发明专利]半导体结构及其制作方法

说明书

技术领域

本发明涉及一种半导体结构及其制作方法，尤其是涉及一种半导体鳍片结构及其制作方法。

背景技术

外延(epitaxial)结构广泛地用于半导体制作工艺中，举例来说，现有技术常利用选择性外延成长(selective epitaxial growth，以下简称为SEG)技术于一单晶基板内形成一晶格排列与基板相同的外延结构，例如硅锗(silicon germanium，以下简称为SiGe)外延结构。利用SiGe外延结构的晶格常数(lattice constant)大于硅基板晶格的特点，SiGe外延结构可产生应力，并用于改善MOS晶体管的性能。

然而，外延结构的采用固然可有效提升元件效能，但外延结构的制作大大地增加了半导体制作工艺的复杂度以及制作工艺控制的困难度。举例来说，在SiGe外延结构中，可增加锗浓度来提升应力，然而较厚的SiGe外延结构或SiGe外延结构中较高的锗浓度会在外延结构内产生差排(dislocation)，而差排的产生会导致外延结构提供的应力变低，因此更增加了具有外延结构的半导体元件在设计与制作上的难度。

由此可知，外延结构的存在虽可有效增进元件效能，但随着半导体制作工艺与产品的复杂度不断提升，业界仍不断地面对挑战。

发明内容

因此，本发明的一目的在于提供一种半导体结构及其制作方法，用以克服外延结构生成时可能发生的差排缺陷，且最终提升半导体元件的性能。

为达上述目的，本发明提供一种半导体结构，该半导体结构包含有一半导体基底，以及至少一形成于该半导体基底上的鳍片(fin)结构。该半导体基底包含有一第一半导体材料。该鳍片结构包含有一第一外延层与一形成于该第一外延层与该半导体基底之间的第二外延层，而该第一外延层包含有该第 一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数。该第二外延层包含有该第一半导体材料与该第二半导体材料，且该第二半导体材料包含有导电掺杂质(conductive dopant)。

本发明另提供一种半导体结构的制作方法，该制作方法包含有以下步骤：首先提供一半导体基底，该半导体基底包含有一第一半导体材料。此外，该半导体基底上形成有一介电层，且该介电层内形成有至少一凹槽。接下来，在该凹槽内形成一第二外延层，该第二外延层包含有该第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格常数不同于该第一半导体材料的一晶格常数，且该第二外延层包含有导电掺杂质。在形成该第二外延层之后，在该第二外延层上形成一第一外延层，该第一外延层包含该第一半导体材料与该第二半导体材料，且该第一外延层为一未掺杂(undoped)外延层。之后，移除部分该介电层，以在该半导体基底上形成一鳍片结构。

根据本发明所提供的半导体结构及其制作方法，在形成作为主要应力供应者的第一外延层之前，至少形成一第二外延层，且第二外延层包含有导电掺杂质。更重要的是，第二外延层所包含的导电掺杂质与所欲制作的晶体管元件具有互补(complementary)的导电型态。是以，第二外延层可作为一抗凿穿(anti punch through，APT)层。简单地说，根据本发明所提供的半导体结构及其制作方法，最终形成的晶体管元件除可通过第一外延层提供的应力提升性能之外，更可通过第二外延层的设置有效地防止凿穿效应的发生，故可更加确保晶体管元件的性能。

附图说明

图1至图8为本发明所提供的半导体结构的制方法的一优选实施例的示意图，其中：

图2为本发明所提供的半导体结构的制方法的一变化型的示意图；以及

图4为本发明所提供的半导体结构的制方法的另一变化型的示意图。

主要元件符号说明

100 半导体基底

102 介电结构

102S介电结构表面

104、104’ 凹槽

106、110、120、130 外延层

112、122 热处理

140鳍片结构

150栅极层

152栅极介电层

154栅极导电层

D凹槽深度

W_F 凹槽宽度

T₁、T₂、T₃ 外延层厚度

H_Fin 鳍片高度